Spartan-3實(shí)現(xiàn)DSP嵌入系統(tǒng)在FPD中的應(yīng)用

　　*系統(tǒng)時(shí)鐘管理-具有4個(gè)DCM數(shù)字時(shí)鐘管理器

　　先進(jìn)的時(shí)鐘管理為高性能電路的設(shè)計(jì)者提供了更大的靈活性和更強(qiáng)的控制能力， 見(jiàn)圖1(b)所示。最多四個(gè)數(shù)字時(shí)鐘管理器(DCM)，并帶有9個(gè)外部輸出；8個(gè)預(yù)設(shè)的全球時(shí)鐘網(wǎng)絡(luò)，即8根全局時(shí)鐘線路和豐富的尋址。

　　*嵌入式乘法器

　　專用的硅資源允許充分地自定義數(shù)據(jù)路徑，并獲得最佳DSP性能，見(jiàn)圖1(c)所示。 最多104個(gè)18×18乘法器，該乘法器模塊允許兩個(gè)18位二進(jìn)制作為輸入并計(jì)算輸出36位結(jié)果，見(jiàn)圖所示；而專用的進(jìn)位邏輯和高效級(jí)聯(lián)，可實(shí)現(xiàn)更多功能。

　　*SelectIO-超級(jí)連接

　　每個(gè)I/O針腳都支持24個(gè)通用I/O標(biāo)準(zhǔn)中的任意一個(gè)，所以Spanan-3 FPGA可以最低的成本提供最靈活的連接，即可編程I/O技術(shù)；支持PCI、HSTL、SSSL、超傳送(HyperTransport)、LVDS、RSDS、LVPECL、LVPEL、LVCMOS及更多。

　　2.14邏輯資源

　　豐富的邏輯單元，寄存器具有移位能力；18X18乘法器；JTAG邏輯與IEEEll49.1/1532說(shuō)明兼容。

　　2.15 可以被Xilinx ISE(系統(tǒng)內(nèi)仿真器)開(kāi)發(fā)系統(tǒng)支持。即綜合、映射、替代和尋址。

　　Spartan-3設(shè)備以最低成本提供高密度的FPGA，這使得它們非常適合于數(shù)量大、注重成本、以DSP為核心的應(yīng)用程序。

　　即嵌入式18×18乘法器(最多104個(gè))、每秒最多3300億次乘法和累加運(yùn)算(MAC/s)、優(yōu)秀的高速DSP功能的并行實(shí)現(xiàn)能力、靈活的串聯(lián)架構(gòu)，可實(shí)現(xiàn)成本/功能需求的最佳組合，見(jiàn)圖所示最大的成本/性能靈活性。預(yù)驗(yàn)證的DSP算法和核心，即濾波器、檢波、變換、算法、FEC、相關(guān)器。

　　2.2 Spartan-3獨(dú)特的器件結(jié)構(gòu)

　　Spartan-3系列的結(jié)構(gòu)可由5個(gè)基本的可編程功能模塊組成，分別是可配置邏輯模塊(CLB)，輸入/輸出模塊(IOB)、BlockRAM、乘法器模塊和數(shù)字時(shí)鐘管理器(DCM)。這些 小模塊的組成如圖2所示。一系列IOB模塊沿芯片的邊沿分布，圍繞著一組按規(guī)則排列的CLB模塊。如XC3S50型只有一個(gè)按列排列的BlockRAM嵌在陣列中，XC3S200型到XC3S2000小型有兩個(gè)按列排列的BlockRAM，而XC3S4000和XC3S5000有4個(gè)BlockRAM。每個(gè)列狀BLockRAM是由幾個(gè)18kbRAM模塊組成，每個(gè)模塊與專用乘法器有受.。DCM放在BLockRAM的外端。

　　由上所見(jiàn)， FPGA解決方案的可編程特性降低了新系統(tǒng)設(shè)計(jì)的內(nèi)在開(kāi)發(fā)風(fēng)險(xiǎn)。由于擁有諸如多個(gè)I/O槽、片上數(shù)字時(shí)鐘管理器、以及大量的Block存儲(chǔ)器和分布式存儲(chǔ)器等其它功能，Spartan-3也可以高效實(shí)現(xiàn)許多控制/膠合邏輯功能，有效減小了系統(tǒng)的尺寸、復(fù)雜度和成本。