基于GAP技術(shù)的網(wǎng)絡(luò)隔離設(shè)備的研究與設(shè)計(jì)

　　3.3 SDRAM IP核的

　　SDRAM是一種高速同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，在嵌入式系統(tǒng)中，SDRAM因其價(jià)格低、體積小、速度快，容量大等優(yōu)點(diǎn)而逐漸成為一種主流器件，但SDRAM的控制邏輯復(fù)雜，時(shí)序嚴(yán)格，使用不便，需要控制器提供正確命令來完成其初始化、讀寫和刷新等工作。SDRAM控制器根據(jù)SDRAM的內(nèi)部狀態(tài)轉(zhuǎn)化圖進(jìn)行設(shè)計(jì)，而且很多大公司都提供標(biāo)準(zhǔn)SDRAM控制器的IP核參考設(shè)計(jì)。筆者選用了WINBOND公司的W986432DH型SDRAM，它采用512 Kx4x32位架構(gòu)，由4個(gè)BANK構(gòu)成，每個(gè)BANK對應(yīng)4 M字節(jié)，按行和列尋址，W986432DH的引腳分為控制、地址和數(shù)據(jù)信號(hào)三類。其控制器選用LatTIce公司的標(biāo)準(zhǔn)SDR SDRAM IP核，由4個(gè)底層模塊sdr_ctrl、sdr_sig、sdr_data、sdr_par和頂層模塊sdr_top組成,如圖5所示。

　　8dr_ctrl模塊根據(jù)SDRAM內(nèi)部狀態(tài)轉(zhuǎn)化關(guān)系建立2個(gè)有限狀態(tài)機(jī)和1個(gè)計(jì)數(shù)器,能產(chǎn)生正確的中間狀態(tài)作為sdr_sig模塊輸入。sdr_sig模塊產(chǎn)生面向SDRAM的控制、地址信號(hào)。sdr_data模塊實(shí)現(xiàn)FPGA與SDRAM之間的數(shù)據(jù)傳輸。sdr_par模塊完成猝發(fā)長度，延時(shí)節(jié)拍等參數(shù)設(shè)置，通過在該模塊中設(shè)置不同的參數(shù)來滿足不同的應(yīng)用系統(tǒng)。

　　sdr__top將底層4個(gè)模塊整合成1個(gè)可以調(diào)用的系統(tǒng)。整個(gè)IP核類似于黑匣子,不用詳細(xì)了解其內(nèi)部實(shí)現(xiàn)細(xì)節(jié),只需了解左邊控制信號(hào)的含義,對SDRAM的不同操作通過改變左邊控制信號(hào)的狀態(tài)即可。

　　4 結(jié)束語

　　本文提出了基于GAP技術(shù)的網(wǎng)絡(luò)保護(hù)設(shè)備設(shè)計(jì)新方案，闡述了主要模塊的實(shí)現(xiàn)方法，限于篇幅不能給出具體細(xì)節(jié)和源代碼。采用1個(gè)FPGA替代單片機(jī)和SCSI協(xié)議控制器，可減少電路數(shù)量，降低成本，便于升級(jí)。