軟件無線電設(shè)計(jì)中ASIC、FPGA和DSP的選擇

　　開發(fā)周期

　　ASIC器件的靈活性在軟件無線電產(chǎn)品的開發(fā)中也具有其優(yōu)勢(shì)：現(xiàn)有的ASIC算法開發(fā)已經(jīng)相當(dāng)完善，這有助于縮短產(chǎn)品的上市時(shí)間。硬件設(shè)計(jì)是基于ASIC功能的關(guān)鍵開發(fā)進(jìn)程，而軟件開發(fā)則受制于接入器件可編程特性的程序庫生成。

　　基于DSP或FPGA的設(shè)計(jì)開發(fā)周期則要復(fù)雜得多，因?yàn)檐浖_發(fā)需要的資源通常比相應(yīng)的硬件開發(fā)多得多。現(xiàn)有的經(jīng)優(yōu)化通用算法程序庫有利于加速DSP和FPGA的軟件開發(fā)，但這些算法必須集成在一起實(shí)現(xiàn)期望的數(shù)字無線功能，因此需要完整的軟件開發(fā)周期。

　　設(shè)計(jì)人員還必須注意DSP和FPGA軟件開發(fā)方法之間的主要差異。在DSP上編譯算法的時(shí)間通常以秒計(jì)算，而在FPGA上綜合處理并對(duì)類似算法進(jìn)行布線的時(shí)間則需要數(shù)小時(shí)。例如Xilinx公司的典型FPGA布線速率為每小時(shí)400,000個(gè)門電路，因此帶有2百萬個(gè)門電路的XCV2000E的編譯可能需要半天的時(shí)間才能完成。

　　這使得FPGA的設(shè)計(jì)調(diào)試成為一項(xiàng)昂貴的過程，因此FPGA的設(shè)計(jì)周期通常需要在對(duì)器件算法進(jìn)行布線之前，進(jìn)行更多的先期分析，包括多路仿真和模型測(cè)試。

　　性能

　　在軟件無線電結(jié)構(gòu)中，任何信號(hào)處理器件的鑒定必須包括衡量該器件是否能在指定的時(shí)間內(nèi)完成所需的功能。這類評(píng)估中一種最基本的基準(zhǔn)點(diǎn)測(cè)量就是1,024點(diǎn)快速傅立葉變換(FFT)處理時(shí)間的測(cè)量，參見表2中的突顯部分。

　　在表2的示例中，可編程ASIC明顯勝過DSP或FPGA實(shí)現(xiàn)。通常ASIC可為任何指定的功能提供最佳性能，其執(zhí)行時(shí)間可參見下述數(shù)據(jù)表單。

　　對(duì)DSP和FPGA功能實(shí)現(xiàn)的性能進(jìn)行比較相當(dāng)困難，因?yàn)檫@些器件的結(jié)構(gòu)分別用于處理不同類型的問題。DSP工作于非常高的速率條件下，但在某一時(shí)刻只能完成有限的處理任務(wù)。另一方面FPGA的工作速率通常低于DSP的速率，但對(duì)同時(shí)可完成的處理任務(wù)則幾乎沒有限制。

　　為了說明上述這些差異，考慮如圖2所示的具有16個(gè)抽頭的簡(jiǎn)單FIR濾波器。該濾波器要求在每次采樣中完成16次乘積和累加(MAC)操作。德州儀器公司的TMS320C6203

　　DSP具有300MHz的時(shí)鐘頻率，在合理的優(yōu)化設(shè)計(jì)中，每秒可完成大約4億至5億次MAC操作。這意味著C6203系列器件的FIR濾波具有最大為每秒3,100萬次采樣的輸入速率。

　　但在FPGA中，所有16次MAC操作均可并行執(zhí)行。對(duì)于Xilinx的Virtex器件，16位MAC操作大約需要配置160個(gè)結(jié)構(gòu)可重置的邏輯塊 (CLB)，因此16個(gè)并發(fā)MAC操作的設(shè)計(jì)實(shí)現(xiàn)將需要大約2,560個(gè)CLB。XCV300E可輕松地實(shí)現(xiàn)上述配置，并允許FIR濾波器工作在每秒1億個(gè)樣本的輸入采樣速率下。

　　附加功率

　　ASIC器件的設(shè)計(jì)通常經(jīng)過優(yōu)化以提供卓越的功率性能。但大多數(shù)可編程器件的功率將隨器件利用率和時(shí)鐘頻率的增加而急劇增長(zhǎng)，因此在衡量整體設(shè)計(jì)的功率分配時(shí)，必須考慮這一因素。

　　例如，利用Altera公司的20K600可編程邏輯器件(PLD)實(shí)現(xiàn)的4信道下行轉(zhuǎn)換器只需消耗不到2W的功率，即可實(shí)現(xiàn)每秒2,500萬次采樣的輸入數(shù)據(jù)率。這樣的功率雖然比較高，但對(duì)于指定的應(yīng)用還是可以接受的。如果將輸入數(shù)據(jù)率提高至每秒6,500萬次采樣，那么消耗的功率將達(dá)到5W，這超出了許多數(shù)字無線產(chǎn)品所能承受的功率門限。

　　與Altera 20K600相比，在相同的輸入數(shù)據(jù)率條件下，Analog Devices 公司的AD66244信道下行轉(zhuǎn)換器ASIC消耗的功率為700mW。

　　在較低的速率條件下，F(xiàn)PGA的功率利用率通常優(yōu)于高端DSP。為對(duì)此加以說明，考慮Dish

　　Network公司在數(shù)字視頻廣播中采用的糾錯(cuò)機(jī)制。在該系統(tǒng)中速率高達(dá)27.647Mbps的多路復(fù)用數(shù)據(jù)采用Reed-Solomon糾錯(cuò)機(jī)制進(jìn)行編碼，該機(jī)制為每188個(gè)數(shù)據(jù)字節(jié)直接生成16個(gè)奇偶校驗(yàn)字節(jié)，并生成最大為30Mbps的合成數(shù)據(jù)率。

　　在5,000個(gè)時(shí)鐘周期中，TMS320C6203可解碼204個(gè)字節(jié)的Reed-Solomon代碼字。為實(shí)現(xiàn)所需的數(shù)據(jù)吞吐量，在300 MHz頻率下，CPU必須實(shí)現(xiàn)近50%的利用率，而消耗的功率約為1.53W。

　　與此相反，在Xilinx XCV100E上實(shí)現(xiàn)的Reed-Solomon解碼器設(shè)計(jì)消耗的功率僅為200mW。這是一個(gè)巨大的改進(jìn)，可以與商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具備的性能相媲美。