使用用CPLD和Flash實(shí)現(xiàn)FPGA的配置

　　下面分別介紹各功能模塊的具體實(shí)現(xiàn)：

　　(1)數(shù)據(jù)轉(zhuǎn)換成串行輸出功能模塊：使用了一個(gè)右移寄存器。從16位Flash來(lái)的并行數(shù)據(jù)DIN[0：15]加載到移位寄存器后，依次從DOUT串行輸出到FPGA中。

　　(2)地址遞增功能模塊：此功能由兩個(gè)計(jì)數(shù)器完成。由于Flash是16位并行數(shù)據(jù)端口，因此第一個(gè)計(jì)數(shù)器功能是逢16進(jìn)1，第二個(gè)計(jì)數(shù)器功能是Flash地址遞增。當(dāng)移位寄存器的16位數(shù)據(jù)都輸出到FPGA中后，第一個(gè)計(jì)數(shù)器輸出端口CNT[0：3]都為“1”，經(jīng)過(guò)“與門(mén)”邏輯使得第二個(gè)計(jì)數(shù)器加l。Intel E28F128J3A150 Flash為16MB，共需要25根地址線。由于Flash是16位的，因此ADD[3l]不連接。所以第二個(gè)計(jì)數(shù)器和地址線ADD[7：30]相連．以完成Flash地址的遞增。

　　(3)CCLK信號(hào)產(chǎn)生模塊：CPU來(lái)的時(shí)鐘信號(hào)將數(shù)據(jù)信號(hào)DOUT輸出，經(jīng)一個(gè)“非門(mén)”邏輯延遲半個(gè)周期后產(chǎn)生CCLK，CCLK再將DOUT上的數(shù)據(jù)送到FPGA中。這樣將讀寫(xiě)。DOUT數(shù)據(jù)的時(shí)刻叉開(kāi)，避免了沖突。

　　(4)PROG信號(hào)產(chǎn)生模塊：當(dāng)需要下載FPGA程序時(shí)，由CPU產(chǎn)生一個(gè)地址信號(hào)ADD[O：30]，經(jīng)譯碼器譯碼產(chǎn)牛PROG控制信號(hào)。此地址由用戶自行設(shè)定。

　　以上模塊均采用VHDL語(yǔ)言描述。數(shù)據(jù)轉(zhuǎn)換成串行輸出功能模塊是核心部分，它可實(shí)現(xiàn)并行數(shù)據(jù)串行輸出。

　　本文介紹了通過(guò)處理機(jī)用CPLD和Flash實(shí)現(xiàn)FPGA配置文件下載更新的方法。與傳統(tǒng)的JTAG或PROM串行下載配置方法相比，此方法具有更新配置文件靈活方便、易于操作、適用于大容量FPGA下載的特點(diǎn)。采用此方法可以不用打開(kāi)機(jī)箱即可隨時(shí)更新FPGA配置程序，特別適用于需要不斷更新的系統(tǒng)設(shè)計(jì)中，具有較為廣闊的應(yīng)用前景。