一種基于FPGA的數(shù)字復(fù)接系統(tǒng)的設(shè)計與實現(xiàn)

　　引言

　　數(shù)字通信網(wǎng)中，為擴大傳輸容量和提高傳輸效率，常運用數(shù)字復(fù)接技術(shù)，將若干低速碼流合并成高速碼流，通過高速信道傳送。而以往的PDH數(shù)字復(fù)接系統(tǒng)大多采用模擬電路或傳統(tǒng)ASIC設(shè)計，電路復(fù)雜龐大且受器件限制，靈活性和穩(wěn)定性都很低，系統(tǒng)的調(diào)試修改難度也很大。近年來可編程器件的應(yīng)用日益廣泛，使用較多的是現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。FPGA器件性能優(yōu)越，使用方便，成本低廉，投資風(fēng)險小，使用FPGA設(shè)計可以完全根據(jù)設(shè)計者需要開發(fā)ASIC芯片，可方便地反復(fù)編寫和修改程序，即使制成PCB后仍能進行功能修改。本文將著重介紹運用FPGA技術(shù)實現(xiàn)基群與二次群之間復(fù)接與分接系統(tǒng)的總體設(shè)計方案。

　　數(shù)字復(fù)接基本原理及系統(tǒng)構(gòu)成

　　二次群幀結(jié)構(gòu)及其復(fù)接子幀結(jié)構(gòu)

　　按ITU-TG.742協(xié)議，工作在8448kbit/s的采用正碼速調(diào)整的二次群復(fù)接設(shè)備幀結(jié)構(gòu)如圖1所示，一幀共有848bit，前12位幀碼組包括幀同步碼10位，碼型為1111010000；失步對告碼，同步為“0”，失步為“1”；國內(nèi)通信備用碼。Cj1、Cj2、Cj3(j=1，2，3，4)為插入標(biāo)志碼，Vj(j=1，2，3，4)為碼速調(diào)整插入比特，其作用是調(diào)整基群碼速。二次群由四支路的子幀構(gòu)成，子幀結(jié)構(gòu)如圖2所示，一子幀有212bit，1、2、3位碼為幀碼組，記Fj；插入標(biāo)志碼用Cj表示；碼速調(diào)整插入比特用Vj表示。

圖1　二次群幀結(jié)構(gòu)

圖2　復(fù)接子幀結(jié)構(gòu)(以第一條支路為例)

　　復(fù)接系統(tǒng)構(gòu)成

　　復(fù)接系統(tǒng)構(gòu)成的框圖如圖3。復(fù)接時序信號發(fā)生器產(chǎn)生碼速調(diào)整需要的時序信號，四路基群信號先各自經(jīng)正碼速調(diào)整，變?yōu)?.112Mbit/s的同步碼流。合路器順序循環(huán)讀取四路碼流，并在每幀開頭插入幀定位信號，輸出8.448Mbit/s的標(biāo)準(zhǔn)二次群。

圖3　復(fù)接的系統(tǒng)構(gòu)成框圖

　　在接收端，合路碼流先進行幀定位捕獲，判定系統(tǒng)處于同步態(tài)、失步態(tài)還是過渡態(tài)。一旦捕獲到幀定位信號，便驅(qū)動分接時序信號發(fā)生器工作，產(chǎn)生分路和碼速恢復(fù)需要的時序信號，同時分路器工作，把幀定位信號拋掉，順序循環(huán)分別送入4個碼速恢復(fù)單元，扣除插入碼元，恢復(fù)成四路2.048Mbit/s的基群信號。