AEMB軟核處理器的SoC系統(tǒng)驗(yàn)證平臺(tái)的構(gòu)建

　　2 SoC系統(tǒng)驗(yàn)證平臺(tái)總體框架

　　SoC系統(tǒng)中主要包含的IP模塊有：32位開源微處理器軟核AEMB、中斷控制器、時(shí)鐘定時(shí)器、Wishbone總線、片上RAM控制器、SDRAM控制器、SSRAM控制器、Flash控制器、UART16550控制器、GPIO控制器。整個(gè)SoC系統(tǒng)的總體結(jié)構(gòu)如圖1所示。

　　圖1 SoC系統(tǒng)總體結(jié)構(gòu)

　　為了方便后續(xù)開發(fā)與應(yīng)用，本SoC系統(tǒng)中的Wishbone總線仲裁采用了開源的IP軟核wb_conmax。其為8×16的結(jié)構(gòu)，即在該Wishbone總線模塊中可以使用8個(gè)主設(shè)備與16個(gè)從設(shè)備。本系統(tǒng)中使用了8個(gè)從設(shè)備接口和2個(gè)主設(shè)備接口。AEMB軟核中沒有提供時(shí)鐘定時(shí)器與中斷控制器，為了正常使用該軟核，本系統(tǒng)中加入了中斷控制器和時(shí)鐘定時(shí)器，這兩個(gè)控制器是作為從設(shè)備添加進(jìn)來的。針對一些對存儲(chǔ)空間需求很少的應(yīng)用，系統(tǒng)將片上RAM作為主存儲(chǔ)器。然而，FPGA片上存儲(chǔ)器的空間是非常有限的，為了能夠運(yùn)行需要大量存儲(chǔ)空間的操作系統(tǒng)，以及讓系統(tǒng)正常上電啟動(dòng)，就需要外部存儲(chǔ)器作為系統(tǒng)的主存儲(chǔ)器。所以，系統(tǒng)中還添加了SDRAM、SSRAM控制器及Flash存儲(chǔ)器。UART16550控制器和GPIO控制器作為2個(gè)從設(shè)備連接在系統(tǒng)中。

　　3 SoC系統(tǒng)驗(yàn)證平臺(tái)具體構(gòu)建

　　3.1 AEMB版本的選擇與配置

　　AEMB軟核采用最新的EDK62版本。本設(shè)計(jì)的目的在于整個(gè)SoC系統(tǒng)驗(yàn)證平臺(tái)的構(gòu)建，對微處理器性能及整個(gè)SoC系統(tǒng)的具體應(yīng)用性能沒有要求。為了簡化設(shè)計(jì)，將AEMB軟核中可配置的一些優(yōu)化選項(xiàng)全部禁掉。這樣不僅省去了對FPGA硬件邏輯資源的占用，而且也避免了因一些具體細(xì)節(jié)使用不當(dāng)而帶來的諸多問題。

　　3.2 片上RAM的生成

　　為了減少對FPGA邏輯資源的占用，同時(shí)又能夠滿足最基本的啟動(dòng)代碼的存放與運(yùn)行，將片內(nèi)存儲(chǔ)器的大小設(shè)為4 KB。使用Altera公司的FPGA開發(fā)環(huán)境QuartusII 9.0中的MegaWizard Plug-In Manager工具，來生成設(shè)定大小為4 KB的片上RAM。EDA開發(fā)工具生成的片上存儲(chǔ)文件僅是具有相關(guān)存儲(chǔ)器地址、數(shù)據(jù)及讀寫控制信號(hào)的一個(gè)HDL描述文件。為了能夠在本SoC系統(tǒng)中使用，需要將其包裝成符合Wishbone總線接口的一個(gè)從設(shè)備，以掛接在系統(tǒng)的Wishbone總線上。

　　3.3 片外存儲(chǔ)控制器的配置

　　在該SoC系統(tǒng)上，片外存儲(chǔ)控制器主要有SDRAM、Flash、SSRAM控制器。根據(jù)臺(tái)灣友晶公司的DE2-70開發(fā)板上實(shí)際存儲(chǔ)芯片的需要，對控制器的數(shù)據(jù)總線寬度與地址總線寬度作相應(yīng)的修改與定制。一般情況下，SDRAM作為系統(tǒng)的主存儲(chǔ)器，F(xiàn)lash用來存儲(chǔ)系統(tǒng)的一些固化程序。在對一些實(shí)時(shí)系統(tǒng)進(jìn)行時(shí)間參數(shù)測量的過程中，為了減小程序運(yùn)行空間中時(shí)序的不穩(wěn)定性影響，一般情況下測試程序都是在SSRAM器件中運(yùn)行的。

　　作為存儲(chǔ)器件的物理芯片，數(shù)據(jù)總線的端口基本上都是雙向的，而在片內(nèi)系統(tǒng)中數(shù)據(jù)端口基本上都是單向的。這些片外存儲(chǔ)控制器在進(jìn)行物理板級的連接時(shí)需要對相應(yīng)的數(shù)據(jù)端口作處理。以Flash控制器為例，數(shù)據(jù)總線的雙向I／O口具體實(shí)現(xiàn)RTL代碼如下：

　　其他的存儲(chǔ)器(如SDRAM、SSRAM)的數(shù)據(jù)總線雙向I／O的實(shí)現(xiàn)，也都是采用這種方法來完成的。

　　3.4 中斷控制器與時(shí)鐘定時(shí)器的配置

　　中斷控制器主要用于接收外部中斷源的中斷請求，并對中斷請求進(jìn)行處理后再向CPU發(fā)出中斷請求，等待CPU響應(yīng)中斷并進(jìn)行處理。在CPU響應(yīng)中斷的過程中，中斷控制器仍然負(fù)責(zé)管理外部中斷源的中斷請求，從而實(shí)現(xiàn)中斷的嵌套與禁止。在本設(shè)計(jì)中，中斷控制器的邏輯結(jié)構(gòu)如圖2所示。所采用的中斷控制器主要負(fù)責(zé)接收片內(nèi)IP核及片外器件所發(fā)出的中斷請求，然后根據(jù)一定的優(yōu)先級與規(guī)則將中斷發(fā)送給微處理器。微處理器可以通過設(shè)置與讀取相應(yīng)的中斷寄存器來管理查看中斷優(yōu)先級與中斷狀態(tài)。

　　圖2 終端控制器邏輯結(jié)構(gòu)

　　時(shí)鐘定時(shí)器主要是作為操作系統(tǒng)的時(shí)鐘滴答定時(shí)器，本質(zhì)上就是一個(gè)簡單的計(jì)數(shù)器。在每個(gè)系統(tǒng)時(shí)鐘來到時(shí)計(jì)數(shù)器會(huì)自動(dòng)加1，當(dāng)計(jì)數(shù)器的值達(dá)到設(shè)定數(shù)值時(shí)便產(chǎn)生1次時(shí)鐘中斷。PTC是OpenCores組織發(fā)布的一個(gè)支持Wishbone總線接口的脈沖定時(shí)計(jì)數(shù)器。其不僅可以作為時(shí)鐘定時(shí)器，還可以通過配置寄存器的設(shè)置產(chǎn)生PWM脈沖輸出。本SoC系統(tǒng)中主要是使用PTC的定時(shí)器功能。