一種實(shí)時(shí)操作系統(tǒng)RTOS的硬件加速設(shè)計(jì)

　　1.3 軟件實(shí)現(xiàn)

　　因?yàn)槿蝿?wù)數(shù)據(jù)結(jié)構(gòu)的改變，源碼中所有涉及到任務(wù)數(shù)據(jù)結(jié)構(gòu)的函數(shù)都要進(jìn)行修改。由于任務(wù)調(diào)度和時(shí)間處理由RTA模塊執(zhí)行，原先執(zhí)行TimeTick的中斷函數(shù)要作相應(yīng)修改，在中斷時(shí)，只需讀取RTA中HighestPrio寄存器，然后做上下文切換，運(yùn)行該優(yōu)先級(jí)的任務(wù)即可。

　　2 實(shí)驗(yàn)結(jié)果

　　本實(shí)驗(yàn)使用的CPU為OR1200，CPU和所有的外設(shè)都通過(guò)Wishbone總線連接，系統(tǒng)時(shí)鐘為25 MHz。在Altera的Cyclone II FPGA平臺(tái)上,使用Quartus 8.1工具對(duì)RTA進(jìn)行布局布線,其共占用4 197個(gè)邏輯單元LE(Logic Element）。

　　任務(wù)響應(yīng)時(shí)間是RTOS性能的一個(gè)重要指標(biāo)，其定義為：從任務(wù)中斷產(chǎn)生的時(shí)刻起，到恢復(fù)任務(wù)執(zhí)行之間的時(shí)間。試驗(yàn)中，利用自定義的Timer作為測(cè)量標(biāo)尺，在2個(gè)測(cè)試點(diǎn)各讀取一次，相減后的數(shù)值再乘以此Timer的周期，便得到該段測(cè)試時(shí)間。圖3是有硬件加速和無(wú)硬件加速的任務(wù)響應(yīng)時(shí)間的測(cè)試結(jié)果，單位是系統(tǒng)時(shí)鐘周期。

　　從圖中3可以看出，在無(wú)硬件支持的RTOS中，隨著任務(wù)數(shù)的增加，任務(wù)響應(yīng)時(shí)間也隨之呈線性增加。其原因是，程序順序執(zhí)行，在無(wú)硬件加速的情況下，RTOS內(nèi)核在每個(gè)TimeTick中斷都要對(duì)任務(wù)的延時(shí)域進(jìn)行順序更新。隨著任務(wù)的增加，延時(shí)域的處理時(shí)間也增長(zhǎng)。有硬件加速支持時(shí)，任務(wù)響應(yīng)時(shí)間縮短，而且與正在運(yùn)行的任務(wù)數(shù)量沒有關(guān)系。這是因?yàn)樗腥蝿?wù)的延時(shí)域都同時(shí)更新，在一個(gè)時(shí)鐘周期內(nèi)即可全部完成。所以使用RTA模塊后，降低了系統(tǒng)本身占用CPU的時(shí)間，提高了系統(tǒng)的可預(yù)測(cè)性?？梢?，在添加RTA模塊后RTOS的性能得到了提高。

　　本文將μC/OS-II系統(tǒng)中調(diào)用頻繁的任務(wù)調(diào)度和時(shí)間管理采用硬件實(shí)現(xiàn)，達(dá)到了降低系統(tǒng)負(fù)載、穩(wěn)定任務(wù)響應(yīng)時(shí)間、提高系統(tǒng)可預(yù)測(cè)性的目的。實(shí)驗(yàn)結(jié)果表明，使用本硬件，任務(wù)中斷響應(yīng)時(shí)間可降低85.8%。

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