RFIC設(shè)計(jì)所面臨的挑戰(zhàn)及設(shè)計(jì)流程詳解

　　近年來(lái)，移動(dòng)通信的市場(chǎng)需求增長(zhǎng)迅速，當(dāng)前的移動(dòng)通信系統(tǒng)已經(jīng)可以使用成熟的信號(hào)處理技術(shù)來(lái)獲取更高的信息傳輸速率。下一代無(wú)線系統(tǒng)的設(shè)計(jì)難度將增大，主要體現(xiàn)在對(duì)多標(biāo)準(zhǔn)和可重配置性的支持。不同的通信標(biāo)準(zhǔn)在中心頻率、信號(hào)帶寬、信噪比和線性度等方面差異很大。這對(duì)所有的射頻(RF)前端構(gòu)建模塊的設(shè)計(jì)有很重要的影響，必須進(jìn)行全面的權(quán)衡分析以選擇最佳的架構(gòu)，并為單獨(dú)的電路模塊選擇合適設(shè)計(jì)規(guī)范。

　　RFIC設(shè)計(jì)挑戰(zhàn)

　　數(shù)字信號(hào)處理的復(fù)雜度正在穩(wěn)步上升。數(shù)字模塊能夠部分補(bǔ)償由模擬前端模塊帶來(lái)的信號(hào)損害。為了充分驗(yàn)證復(fù)雜的數(shù)字補(bǔ)償算法以及由相位噪聲、非線性和失配等模擬非理想特性所帶來(lái)的影響，數(shù)字和模擬模塊必須協(xié)同驗(yàn)證。實(shí)現(xiàn)RF/基帶協(xié)同設(shè)計(jì)的瓶頸是在RF前端出現(xiàn)的頻率高達(dá)GHz的RF載波信號(hào)。為了在晶體管級(jí)對(duì)一個(gè)完整的通信鏈路的誤碼率(BER)和誤包率(PER)進(jìn)行仿真，必須將已調(diào)信號(hào)運(yùn)行數(shù)千個(gè)周期，這種做法成本很高甚至無(wú)法實(shí)現(xiàn)。

　　除了對(duì)實(shí)際設(shè)計(jì)進(jìn)行設(shè)計(jì)規(guī)范確認(rèn)的性能驗(yàn)證外，另一個(gè)關(guān)鍵要求是對(duì)整個(gè)芯片的功能驗(yàn)證。在數(shù)字控制電路(負(fù)責(zé)各種操作模式的使能，如上電、斷電、接收、發(fā)射和頻帶選擇等)和模擬前端之間的接口的實(shí)現(xiàn)錯(cuò)誤是導(dǎo)致設(shè)計(jì)返工的重要原因。

　　IC設(shè)計(jì)工程師通常會(huì)恪守由系統(tǒng)設(shè)計(jì)師制定的預(yù)算要求。他們也許能證明更寬松的IC設(shè)計(jì)規(guī)范也能達(dá)到系統(tǒng)級(jí)設(shè)計(jì)要求，但是在缺乏理論驗(yàn)證的情況下，花費(fèi)大量時(shí)間用于優(yōu)化電路并不必要。由于需要不同的專(zhuān)業(yè)知識(shí)和工具，通?；鶐Ш湍M/RF這兩部分是分開(kāi)進(jìn)行設(shè)計(jì)、仿真和驗(yàn)證。系統(tǒng)級(jí)設(shè)計(jì)的主要目標(biāo)是找到一種合適的算法和架構(gòu)，以便以最低的成本實(shí)現(xiàn)需要的功能和性能。

　　但是在實(shí)際物理實(shí)現(xiàn)階段，RFIC設(shè)計(jì)工程師仍然要面對(duì)很多嚴(yán)峻的挑戰(zhàn)。以無(wú)線收發(fā)器這種大型IC為例，較高的信號(hào)傳輸速率使電路對(duì)寄生效應(yīng)(包括寄生電感和噪聲)非常敏感等。因此RFIC設(shè)計(jì)流程的實(shí)質(zhì)是管理、復(fù)制和控制版圖后仿真及其效果，并在整個(gè)設(shè)計(jì)過(guò)程中高效地使用這些信息。

　　RFIC設(shè)計(jì)還要求設(shè)計(jì)工程師具有RF領(lǐng)域?qū)I(yè)的和獨(dú)特的分析技術(shù)，這些跨越頻域和時(shí)域的分析方法，其選擇決定于電路類(lèi)型、設(shè)計(jì)工程師技術(shù)水平、電路尺寸或設(shè)計(jì)風(fēng)格。為了方便選擇，就需要用仿真的方法提供一個(gè)無(wú)縫的集成環(huán)境。

　　在RFIC設(shè)計(jì)領(lǐng)域，集成化也是大勢(shì)所趨。過(guò)去，RFIC被看作一個(gè)相對(duì)獨(dú)立的設(shè)計(jì)領(lǐng)域，現(xiàn)在，很多RFIC包含了ADC、DAC和PLL功能，以及在數(shù)字設(shè)計(jì)環(huán)境中創(chuàng)建并集成到芯片中的數(shù)字合成器。另一方面，RF模塊也正在被添加進(jìn)大型SoC中以實(shí)現(xiàn)單芯片解決方案。采用系統(tǒng)級(jí)封裝(SiP)還可以集成其它功能，與RFIC和SoC設(shè)計(jì)方法一樣，采用SiP技術(shù)也會(huì)面臨相似的驗(yàn)證問(wèn)題。

　　一個(gè)全面的設(shè)計(jì)解決方案必須能夠解決這些挑戰(zhàn)，包括：

　　1. 為系統(tǒng)級(jí)設(shè)計(jì)和IC實(shí)現(xiàn)提供全面的鏈接；

　　2. 在一個(gè)系統(tǒng)級(jí)環(huán)境下進(jìn)行IC驗(yàn)證，以充分利用現(xiàn)有的無(wú)線單元庫(kù)、模型和測(cè)試基準(zhǔn)(TEST bench)；

　　3. 支持在不同抽象級(jí)的全芯片混合級(jí)仿真；

　　4. 在經(jīng)過(guò)優(yōu)化的仿真時(shí)間內(nèi)，在芯片級(jí)和模塊級(jí)進(jìn)行詳細(xì)的分析；

　　5. 可管理和仿真全部寄生效應(yīng)；

　　6. 在適當(dāng)?shù)脑O(shè)計(jì)點(diǎn)，提供版圖自動(dòng)化功能；

　　7. 支持在整個(gè)設(shè)計(jì)過(guò)程中多個(gè)層次的無(wú)源器件建模(passive modeling)。

　　必須在單一設(shè)計(jì)環(huán)境中滿足以上所有要求，這不僅有助于RFIC設(shè)計(jì)工作，而且有助于與模擬/AMS和數(shù)字設(shè)計(jì)的集成。在多個(gè)抽象級(jí)(包括芯片級(jí)和模塊級(jí))情況下，設(shè)計(jì)可以獨(dú)立于物理實(shí)現(xiàn)策略而被往復(fù)迭代以方便驗(yàn)證/實(shí)現(xiàn)。