基于FPGA的高速A/D轉(zhuǎn)換芯片ADC08D1000應(yīng)用

　　0 引 言

　　美國(guó)國(guó)家半導(dǎo)體公司的超高速ADC-ADC08D1000是一款高性能的模／數(shù)轉(zhuǎn)換芯片。它具有雙通道結(jié)構(gòu)，每個(gè)通道的最大采樣率可達(dá)到1．6 GHz，并能達(dá)到8位的分辨率；采用雙通道“互插”模式時(shí)，采樣速率可達(dá)2 GSPS；采用128腳LQFP封裝，1．9 V單電源供電；具有自校準(zhǔn)功能，可通過普通方式或擴(kuò)展方式對(duì)其進(jìn)行控制；可工作在SDR，DDR等多種模式下。下面對(duì)該芯片進(jìn)行詳細(xì)介紹。

　　1 ADC08D1000的結(jié)構(gòu)和管腳說明

　　1．1 ADC08D1000的結(jié)構(gòu)

　　ADC08D1000的結(jié)構(gòu)如圖1所示，主通道由輸入多路模擬開關(guān)、采樣保持電路、8位ADC和1：2分離器／鎖存器組成。它共有兩路相同的通道?？刂七壿嬘善胀ǚ绞交驍U(kuò)展方式進(jìn)行配置，對(duì)整個(gè)芯片進(jìn)行控制。

　　1．2 ADC08D1000的管腳說明

　　ADC08D500采用128腳LQFP封裝，管腳圖見圖2。

　　其關(guān)鍵管腳說明如下：

　　(1)OUTV／SCLK：輸出電壓幅度／串行接口時(shí)鐘。高電平時(shí)，DCLK和數(shù)據(jù)信號(hào)為普通差分幅度；接地時(shí)，差分幅度會(huì)降低，從而減少功耗。當(dāng)擴(kuò)展控制模式開啟時(shí)，此腳為串行時(shí)鐘腳。

　　(2)OUTEDGE／DDR／SDATA：DCLK時(shí)鐘沿選擇／DDR功能選擇／串行數(shù)據(jù)輸入。當(dāng)此腳連接到1／2 VA或者懸空時(shí)，進(jìn)入DDR模式。擴(kuò)展控制模式時(shí)，這個(gè)腳作為SDATA輸入。

　　(3)DCLK_RST：DCLK的復(fù)位。一個(gè)正脈沖可以復(fù)位和同步多片ADC中的DCLK輸出。

　　(4)PD／PDQ：低功耗模式管腳。邏輯高電平加在此腳會(huì)使芯片進(jìn)入休眠狀態(tài)，當(dāng)邏輯高電平加在PDQ上只會(huì)使Q通道ADC進(jìn)入休眠狀態(tài)。

　　(5)CAL：校準(zhǔn)過程初始化引腳。

　　(6)FSR／ECE：全量程選擇以及擴(kuò)展控制模式選擇，在非擴(kuò)展控制模式，邏輯低電平會(huì)把全量程差分輸入范圍(峰峰值)設(shè)置為650 mV；邏輯高電平會(huì)把全量程差分輸入范圍(峰峰值)設(shè)置為870 mV。當(dāng)此腳連接到1／2VA或者懸空時(shí)，進(jìn)入擴(kuò)展控制模式。

　　(7)CLK+／CLK-：ADC的LVDS時(shí)鐘輸入。這個(gè)差分時(shí)鐘信號(hào)必須是交流耦合的。輸入信號(hào)將在CLK+的下降沿被采樣。

　　(8)VINI+／VINI-／VINQ+／VINQ-：ADC的模擬輸入腳。

　　(9)CalRun：校準(zhǔn)運(yùn)行指示。高電平有效。

　　(10)DI／DQ／DId／DQd：I通道和Q通道的LVDS數(shù)據(jù)輸出。

　　(11)OR+／OR-：輸入溢出指示。

　　(12)DCLK+／DCLK-：差分時(shí)鐘輸出，用于將輸出數(shù)據(jù)鎖存。延遲和非延遲輸出數(shù)據(jù)與此信號(hào)同步。當(dāng)工作在SDR模式時(shí)，這個(gè)信號(hào)的速率為1／2輸入時(shí)鐘速率；當(dāng)工作在DDR模式時(shí)，這個(gè)信號(hào)為1／4輸入時(shí)鐘速率。