基于CPLD/FPGA的VHDL語言電路優(yōu)化設計

　　VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。它是一種面向設計、多層次的硬件描述語言，是集行為描述、RTL描述、門級描述功能為一體的語言，并已成為描述、驗證和設計數(shù)字系統(tǒng)中最重要的標準語言之一。由于VHDL在語法和風格上類似于高級編程語言，可讀性好，描述能力強，設計方法靈活，可移植性強，因此它已成為廣大EDA工程師的首選。目前，使用VHDL語言進行CPLD／FPGA設計開發(fā)，Altera和Lattice已經在開發(fā)軟件方面提供了基于本公司芯片的強大開發(fā)工具。但由于VHDL設計是行為級設計，所帶來的問題是設計者的設計思想與電路結構相脫節(jié)，而且其在設計思路和編程風格等方面也存在差異，這些差異會對系統(tǒng)綜合后的電路整體性能產生重要的影響。
　　
　　在VHDL語言電路優(yōu)化設計當中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內資源實現(xiàn)更多電路功能；速度優(yōu)化是指設計系統(tǒng)滿足一定的速度要求，即用更多的片內資源換取更快的處理速度，常用于視頻信號采集系統(tǒng)和通信系統(tǒng)之中。面積優(yōu)化和速度優(yōu)化通常是一對矛盾，一般情況下，速度指標是首要的，在滿足速度要求的前提下，盡可能實現(xiàn)面積優(yōu)化。因此，本文結合在設計超聲探傷數(shù)據(jù)采集卡過程中的CPLD編程經驗，提出串行設計、防止不必要鎖存器的產生、使用狀態(tài)機簡化電路描述、資源共享，利用E2PROM芯片節(jié)省片內資源等方法對VHDL電路進行優(yōu)化。
　　
　　1 VHDL電路優(yōu)化設計的方法
　　
　　優(yōu)化設計是可編成邏輯設計的精華所在，如何節(jié)省所占用的面積、如何提高設計的性能是可編成邏輯設計的核心，這兩點往往也成為一個設計甚至項目成敗的關鍵因素。下面結合超聲探傷數(shù)據(jù)采集卡設計過程中，并基于Altera公司的EPM7192 CPLD芯片的編程經歷來論述VHDL電路的優(yōu)化方法。
　　
　　1.1 采用串行設計代替并行設計
　　
　　串行設計是指把原來單個時鐘周期內完成的并行操作的邏輯功能分割出來，提取相同的功能單元，在時間上分時復用這些功能單元，在滿足系統(tǒng)速度要求的前提下，用多個時鐘周期來完成單個時鐘周期即可完成的功能。
　　
　　根據(jù)項目的要求，超聲探傷數(shù)據(jù)采集卡要有5個模擬通道，每隔125μs就會采集到330個點。如果等5個超聲通道采樣結束后再進行數(shù)據(jù)處理和傳輸，幾乎是不可能滿足該超聲探傷系統(tǒng)的實時性要求，而且數(shù)據(jù)量也遠遠超過ARM板上總線接口的傳輸速率2 MB／s。對于這么高的實時性要求，最好的解決辦法是在CPLD內部進行數(shù)據(jù)壓縮，即邊采集邊壓縮，以滿足系統(tǒng)使用的ARM板的總線速率要求。經過系統(tǒng)*估，每個超聲通道只需保留一個最大值即可滿足系統(tǒng)的性能要求。在這里，通過在三個8位數(shù)A，B，C中找出最大值的例子來說明串行設計方法的優(yōu)勢，代碼如下所示。

　　程序一是用并行方法設計，而程序二是采用串行方法設計。從表1的實驗數(shù)據(jù)可見，采用串行方法以后，電路的優(yōu)化效果比較明顯。優(yōu)化前，程序一需要消耗38個宏單元(Micro Cell)，一個時鐘周期即可完成找最大值操作；優(yōu)化后，實現(xiàn)相同的邏輯功能程序二僅需要12個宏單元，但需要3個時鐘周期才能完成一次運算，優(yōu)化率達68.4％。值得注意的是，此方法是以速度換取資源的方法，只適用于對速度要求不高的系統(tǒng)。