理解FPGA中的壓穩(wěn)態(tài)及計算壓穩(wěn)態(tài)的方法
確定亞穩(wěn)態(tài)常數(shù)
FPGA供應(yīng)商可以通過FPGA的亞穩(wěn)態(tài)特性來確定MTBF方程中的常數(shù)。確定特性的難點在于典型FPGA設(shè)計的MTBF 一般在幾年以上,因此,使用真實設(shè)計,在實際工作條件下測量亞穩(wěn)態(tài)事件之間的時間間隔是不可行的。為確定器件亞穩(wěn)態(tài)常數(shù), Altera 使用了測試電路,設(shè)計的這一電路具有較短的可測量MTBF,如圖4 所示。
圖 4. 亞穩(wěn)態(tài)特性參數(shù)測試電路結(jié)構(gòu)
在這一設(shè)計中, clka 和clkb 是兩路不相關(guān)的時鐘信號。同步器輸入數(shù)據(jù)在每一時鐘周期進(jìn)行觸發(fā)( 較大的fDATA)。同步器長度為1,這是因為一個同步寄存器連接了兩個目的寄存器。目的寄存器在一個時鐘周期后以及一個半時鐘周期后采集同步器輸出。如果信號在下一時鐘沿到達(dá)之前進(jìn)入亞穩(wěn)態(tài),電路探測到采樣信號出現(xiàn)了不同,輸出一個錯誤信號。這一電路能夠探測到半時鐘周期內(nèi)出現(xiàn)的大部分亞穩(wěn)態(tài)事件。
在器件中很多地方復(fù)制了這一電路,以減小本地差異的影響,對每一例化模塊進(jìn)行連續(xù)測試,以消除耦合噪聲。Altera 對每一測試結(jié)構(gòu)測量一分鐘,記錄錯誤數(shù)。以不同的時鐘頻率進(jìn)行測試,在對數(shù)坐標(biāo)上畫出MTBF 與tMET 的關(guān)系。常數(shù)C2 對應(yīng)于試驗結(jié)果趨勢線的斜率,以常數(shù)C1 線性標(biāo)出曲線。
提高亞穩(wěn)態(tài)MTBF
由于MTBF 方程中的指數(shù)因子, tMET/C2 項對MTBF 計算的影響最大。因此,可以通過優(yōu)化器件常數(shù)C2,改進(jìn)體系結(jié)構(gòu)來提高亞穩(wěn)態(tài)性能,或者優(yōu)化設(shè)計,增大同步寄存器的tMET。
改進(jìn)FPGA 體系結(jié)構(gòu)MTBF 方程中的亞穩(wěn)態(tài)時間常數(shù)C2 取決于器件制造工藝技術(shù)相關(guān)的各種因素,包括晶體管速率和供電電壓等。采用較快的工藝技術(shù)和速度更快的晶體管,亞穩(wěn)態(tài)信號能夠很快達(dá)到穩(wěn)定。FPGA 從180-nm 工藝尺寸發(fā)展到90 nm,晶體管在提高速度的同時也增大了亞穩(wěn)態(tài)MTBF。因此,亞穩(wěn)態(tài)并不是FPGA 設(shè)計人員主要考慮的問題。
然而,隨著工藝尺寸的減小,供電電壓隨之降低,電路閾值電壓并沒有成比例下降。當(dāng)寄存器進(jìn)入亞穩(wěn)態(tài)時,其電壓大約是供電電壓的一半。供電電壓降低后,亞穩(wěn)態(tài)電壓電平接近電路中的閾值電壓。當(dāng)這些電壓比較接近時,電路增益降低了,寄存器需要較長的時間才能脫離亞穩(wěn)態(tài)。FPGA 進(jìn)入65-nm 以及更小的工藝尺寸之后,供電電壓降到0.9V 以下,相對于晶體管速度的提高,應(yīng)重點考慮閾值電壓的影響。因此,除非供應(yīng)商設(shè)計FPGA 電路來提高亞穩(wěn)態(tài)可靠性,否則,亞穩(wěn)態(tài)MTBF 會越來越差。
altera 利用FPGA 體系結(jié)構(gòu)亞穩(wěn)態(tài)分析功能來優(yōu)化電路,提高亞穩(wěn)態(tài)MTBF。Altera 40-nm Stratix? IV FPGA體系結(jié)構(gòu)以及新器件在設(shè)計上進(jìn)行改進(jìn),降低了MTBF 常數(shù)C2 ,從而提高了亞穩(wěn)態(tài)的可靠性。
設(shè)計優(yōu)化
MTBF 方程中的指數(shù)因子意味著增大設(shè)計相關(guān)tMET 值能夠指數(shù)增大同步器MTBF。例如,如果某一器件的常數(shù)C2,設(shè)置工作條件為50 ps,那么, tMET 只需要增大200 ps,就能夠?qū)崿F(xiàn)指數(shù)200/50,提高M(jìn)TBF e4 倍,即50 多倍,而增大400 ps,提高M(jìn)TBF e8 倍,即3000 倍。
另一方面,最差MTBF 鏈對設(shè)計MTBF 的影響最大。例如,考慮具有10 個同步鏈的兩個不同設(shè)計。一個設(shè)計的10 個鏈有相同的10,000 年MTBF,另一設(shè)計的9 個鏈有一百萬年的MTBF,但是一個鏈的MTBF為100 年。設(shè)計失敗概率是每一鏈的失敗概率之和,失敗概率為1/MTBF。第一個設(shè)計的亞穩(wěn)態(tài)失敗概率為10 個鏈× 1/10,000 年 = 0.001,因此,設(shè)計MTBF是1000 年。第二個設(shè)計的失敗概率為9 個鏈 × 1/1,000,000 +1/100 = 0.01009,設(shè)計MTBF 為99 年,略小于最差鏈的MTBF。
換言之,設(shè)計較差的同步鏈決定了設(shè)計的亞穩(wěn)態(tài)總MTBF。由于這一效應(yīng),對所有異步信號和時鐘域傳輸進(jìn)行亞穩(wěn)態(tài)分析非常重要。設(shè)計人員或者工具供應(yīng)商提高最差MTBF 同步鏈的tMET ,會對設(shè)計MTBF 有很大的影響。
為提高亞穩(wěn)態(tài)MTBF,設(shè)計人員可以在同步寄存器鏈上增加額外的寄存器級,以提高tMET 。增加的每一寄存器至寄存器連接時序余量被加到tMET 值中。設(shè)計人員一般使用兩個寄存器來同步信號,而Altera 建議使用三個寄存器作為標(biāo)準(zhǔn),以實現(xiàn)更好的亞穩(wěn)態(tài)保護(hù)。然而,增加一個寄存器會在同步邏輯中加入額外的延時級,因此,設(shè)計人員必須綜合考慮這是否可行。
如果設(shè)計使用Altera FIFO 宏功能,跨時鐘域使用單獨的讀寫時鐘,那么,設(shè)計人員可以增強亞穩(wěn)態(tài)保護(hù)(和延時),實現(xiàn)更好的MTBF。Altera Quartus II MegaWizard? 插件管理器提供增強亞穩(wěn)態(tài)保護(hù)選項,包括三個甚至更多的同步級 。
Quartus II 軟件還提供業(yè)界最好的亞穩(wěn)態(tài)分析和優(yōu)化功能,以增大同步寄存器鏈的tMET。確定同步器后,軟件將同步寄存器靠近放置,以增加同步鏈的輸出時序余量,然后報告亞穩(wěn)態(tài)MTBF。
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