基于FPGA和DDS的信號(hào)源研究與設(shè)計(jì)

　　4．2 基于1／4波形的存儲(chǔ)器設(shè)計(jì)

　　為了提高系統(tǒng)的分辨率和降低FPGA資源的利用率，采用基于1／4波形的存儲(chǔ)器設(shè)計(jì)技術(shù)。利用正弦波對稱性特點(diǎn)，只要存儲(chǔ)[O～π/2]幅值，通過地址和幅值數(shù)據(jù)變換，即可得到整個(gè)周期內(nèi)的正弦波，其設(shè)計(jì)原理如圖2所示。

　　用相位累加器輸出高2位，作為波形區(qū)間標(biāo)志位。當(dāng)最高位與次高位都為“0”時(shí)，表示輸出正弦波正處在[0～π／2]區(qū)間內(nèi)，這時(shí)，地址與輸出數(shù)據(jù)都不需要變換；當(dāng)最高位為“0”，次高位為“l(fā)”時(shí)，輸出正弦波正處在[π／2~π]區(qū)間內(nèi)，這時(shí)，地址變換器對地址進(jìn)行求補(bǔ)操作，而輸出數(shù)據(jù)不變；當(dāng)最高位為“l(fā)”，次高位為“0”時(shí)，輸出正弦波正處在[π～3π／2]區(qū)間內(nèi)，這時(shí)，地址不變，而輸出變換器對輸出數(shù)據(jù)進(jìn)行求補(bǔ)操作；當(dāng)最高位與次高位都為“l(fā)”時(shí)，輸出正弦波正處在[3π／2~2π]區(qū)間內(nèi)，這時(shí)，地址和輸出數(shù)據(jù)都進(jìn)行求補(bǔ)操作。

　　5 D/A轉(zhuǎn)換電路

　　數(shù)據(jù)轉(zhuǎn)換器輸出的數(shù)據(jù)是數(shù)字形式的電壓值，為實(shí)現(xiàn)數(shù)字電壓值與模擬電壓值之間的轉(zhuǎn)換，系統(tǒng)還專門設(shè)計(jì)D／A轉(zhuǎn)換電路，其D／A轉(zhuǎn)換電路原理圖如圖3所示。

　　為降低設(shè)計(jì)成本，采用8位廉價(jià)DAC0832作為轉(zhuǎn)換器。該器件是倒T型電阻網(wǎng)絡(luò)型D／A轉(zhuǎn)換器，因其內(nèi)部無運(yùn)算放大器，輸出為電流，所以要外接運(yùn)算放大器，本文采用LM324型運(yùn)算放大器。DAC0832可根據(jù)實(shí)際情況接成雙緩沖、單緩沖和直沖3種形式，這里采用第3種連接形式，即引腳1、引腳2、引腳17、引腳18接低電平，引腳19接+5 V。引腳8為參考電壓輸入端口．接至+1O V的電源，當(dāng)數(shù)字輸入端全為高電平時(shí)，模擬輸出端為+10 V。

　　6 驗(yàn)證結(jié)果

　　為驗(yàn)證本系統(tǒng)的設(shè)計(jì)正確性，利用Ouarlus II軟件的嵌入式邏輯分析儀分析信號(hào)的波形。在工程管理文件中，首先新建一個(gè)SignalTap文件，并在SignalTap文件中添加要驗(yàn)證的信號(hào)引腳和設(shè)置相關(guān)的參數(shù)，然后保存、編譯和下載到EPlC6Q240C8中，再啟動(dòng)嵌入式邏輯分析儀就可實(shí)時(shí)觀察到相應(yīng)的引腳波形，圖4為在硬件環(huán)境中應(yīng)用嵌入式邏輯分析儀觀察到的波形。其中，圖4a為由DDS硬件合成的正弦波形；圖4b為由DDS硬件合成的矩形波形；圖4c為由DDS硬件合成的三角波形。觀察結(jié)果表明，該系統(tǒng)輸出的各種波形穩(wěn)定，與設(shè)計(jì)要求一致，從而有效驗(yàn)證了該設(shè)計(jì)的正確性。

　　7 結(jié)論

　　直接數(shù)字頻率合成(DDS)技術(shù)屬第三代頻率合成技術(shù)，與第二代基于鎖相環(huán)頻率合成技術(shù)相比，利用DDS技術(shù)合成的輸出波形具有良好的性能指標(biāo)。本文在DDS技術(shù)工作原理的基礎(chǔ)上，介紹基于FPGA實(shí)現(xiàn)DDS的設(shè)計(jì)方法，并給出該系統(tǒng)合成的波形，從測試結(jié)果可看出，該系統(tǒng)工作穩(wěn)定、可靠，并具有較好的參考與實(shí)用價(jià)值。