高速流水線(xiàn)浮點(diǎn)加法器的FPGA實(shí)現(xiàn)

　　0 引言

　　現(xiàn)代信號(hào)處理技術(shù)通常都需要進(jìn)行大量高速浮點(diǎn)運(yùn)算。由于浮點(diǎn)數(shù)系統(tǒng)操作比較復(fù)雜，需要專(zhuān)用硬件來(lái)完成相關(guān)的操作(在浮點(diǎn)運(yùn)算中的浮點(diǎn)加法運(yùn)算幾乎占到全部運(yùn)算操作的一半以上)，所以，浮點(diǎn)加法器是現(xiàn)代信號(hào)處理系統(tǒng)中最重要的部件之一。FPGA是當(dāng)前數(shù)字電路研究開(kāi)發(fā)的一種重要實(shí)現(xiàn)形式，它與全定制ASIC電路相比，具有開(kāi)發(fā)周期短、成本低等優(yōu)點(diǎn)。但多數(shù)FPGA不支持浮點(diǎn)運(yùn)算，這使FPGA在數(shù)值計(jì)算、數(shù)據(jù)分析和信號(hào)處理等方面受到了限制，由于FPGA中關(guān)于浮點(diǎn)數(shù)的運(yùn)算只能自行設(shè)計(jì)，因此，研究浮點(diǎn)加法運(yùn)算的FPGA實(shí)現(xiàn)方法很有必要。

　　1 IEEE 754單精度浮點(diǎn)數(shù)標(biāo)準(zhǔn)

　　浮點(diǎn)數(shù)可以在更大的動(dòng)態(tài)范圍內(nèi)提供更高的精度，通常，當(dāng)定點(diǎn)數(shù)受其精度和動(dòng)態(tài)范圍所限不能勝任時(shí)，浮點(diǎn)數(shù)標(biāo)準(zhǔn)則能夠提供良好的解決方案。

　　IEEE協(xié)會(huì)制定的二進(jìn)制浮點(diǎn)數(shù)標(biāo)準(zhǔn)的基本格式是32位寬(單精度)和64位寬(雙精度)，本文采用單精度格式。圖1所示是IEEE754單精度浮點(diǎn)數(shù)格式。圖中，用于單精度的32位二進(jìn)制數(shù)可分為三個(gè)獨(dú)立的部分，其中第0位到22位構(gòu)成尾數(shù)，第23位到第30位構(gòu)成指數(shù)，第31位是符號(hào)位。

　　實(shí)際上，上述格式的單精度浮點(diǎn)數(shù)的數(shù)值可表示為：

　　上式中，當(dāng)其為正數(shù)時(shí)，S為0；當(dāng)其為負(fù)數(shù)時(shí)，S為1；(-1)s表示符號(hào)。指數(shù)E是ON255的變量，E減127可使指數(shù)在2-127到2128變化。尾數(shù)采用科學(xué)計(jì)算法表示：M=1．m22m21m20……m0。m22，m21，…，m0，mi為Mp的各位，設(shè)計(jì)時(shí)應(yīng)注意尾數(shù)中隱含的整數(shù)部分1。0是一個(gè)特殊的數(shù)，0的指數(shù)位和尾數(shù)位均為0，符號(hào)位可以是1，也可以是0。

　　2電路的流水線(xiàn)結(jié)構(gòu)

　　一般情況下，結(jié)構(gòu)化設(shè)計(jì)是電路設(shè)計(jì)中最重要的設(shè)計(jì)方法之一，采用結(jié)構(gòu)化設(shè)計(jì)方法可以將一個(gè)復(fù)雜的電路分割為獨(dú)立的功能子模塊，然后按一定的原則將各子模塊組合成完整的電路，這幾乎是電路設(shè)計(jì)的通用模式。這種設(shè)計(jì)方法便于設(shè)計(jì)人員分工合作、實(shí)現(xiàn)設(shè)計(jì)和功能測(cè)試，縮短上市時(shí)間、升級(jí)和二次開(kāi)發(fā)，因而具有其它方法無(wú)法比擬的優(yōu)勢(shì)。

　　結(jié)構(gòu)化設(shè)計(jì)基本上可歸結(jié)為兩種方法：流水線(xiàn)(pipeline)和握手原則。其中握手原則適用于各功能子模塊內(nèi)部運(yùn)算比較復(fù)雜、數(shù)據(jù)運(yùn)算時(shí)延(latency)不確定的設(shè)計(jì)。由于數(shù)據(jù)運(yùn)算時(shí)延不確定，所以，各子模塊間的時(shí)序配合必須通過(guò)握手信號(hào)的交互才能完成。握手原則設(shè)計(jì)的電路一般采用復(fù)雜的有限狀態(tài)機(jī)(FSM)作為控制單元，工程設(shè)計(jì)難度大，故在設(shè)計(jì)時(shí)應(yīng)慎重使用。流水線(xiàn)法適用于各功能子模塊內(nèi)部運(yùn)算簡(jiǎn)單整齊、數(shù)據(jù)運(yùn)算時(shí)延確定的設(shè)計(jì)。由于數(shù)據(jù)運(yùn)算時(shí)延比較確定，各前后級(jí)功能子模塊不需要任何交互信號(hào)就能完成時(shí)序配合，故可方便地實(shí)現(xiàn)數(shù)據(jù)的串行流水運(yùn)算。流水線(xiàn)控制比較簡(jiǎn)單，一般不需要設(shè)計(jì)專(zhuān)門(mén)的有限狀態(tài)機(jī)，而且工程設(shè)計(jì)容易，設(shè)計(jì)時(shí)可優(yōu)先選用。

　　3 工程的FPGA實(shí)現(xiàn)

　　3.1開(kāi)發(fā)環(huán)境和器件選擇

　　本工程開(kāi)發(fā)可在FPGA集成開(kāi)發(fā)環(huán)境QuartusII 8.0 spl中完成。OuartusⅡ是世界著名PLD設(shè)計(jì)生產(chǎn)廠商——Altera公司的綜合性PLD開(kāi)發(fā)軟件，內(nèi)嵌綜合器和仿真器，并有可與第三方工具協(xié)作的靈活接口，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程，而且運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用。

　　本設(shè)計(jì)中的器件選用Stratix IIEP2S15F484C3。Stratix II是Altera公司的高性能FPGA Stratix系列的第二代產(chǎn)品，具有非常高的內(nèi)核性能，在存儲(chǔ)能力、架構(gòu)效率、低功耗和面市及時(shí)等方面均有優(yōu)勢(shì)。

　　本系統(tǒng)的頂層框圖如圖2所示。為了顯示清楚，圖2被分成兩個(gè)部分顯示。本工程采用異步置位的同步電路設(shè)計(jì)方法，其中clk、reset、enab分別為系統(tǒng)時(shí)鐘、系統(tǒng)異步置位、系統(tǒng)使能信號(hào)。din_a、din_b分別為兩個(gè)輸入的單精度浮點(diǎn)數(shù)，data_out則是符合IEEE 754標(biāo)準(zhǔn)的兩輸入浮點(diǎn)數(shù)之和。