讓“您”居于FPGA的用戶專用設計環(huán)境中

嵌入式設計人員需要一種新的設計方法，讓他們能夠快速配置硬件平臺，并創(chuàng)建包括適當?shù)膸?、自動生成的設備驅(qū)動程序及完整開發(fā)板支持套件的定制軟件設計方案。這種高效環(huán)境能加速開發(fā)進程，節(jié)約開發(fā)時間，從而避免容易出錯的手動操作。此外，設計人員還要能夠創(chuàng)建自己的定制處理平臺，將外部功能集成到 FPGA 中，從而降低系統(tǒng)成本。這可幫助他們在系統(tǒng)特性與尺寸間，以及軟／硬件特性間實現(xiàn)最佳平衡，從而實現(xiàn)最高性價比。

下面，我們就來談談 DSP 設計流程。為了幫助在 FPGA 中實施復雜算法的算法開發(fā)人員，我們要為設計人員提供高度自動化的流程，而且即便設計人員不熟悉硬件描述語言，也不影響設計工作。設計人員應當在整體系統(tǒng)開發(fā)流程早期階段就能使用 DSP 設計環(huán)境來開發(fā)高級算法的硬件解決方案，或組裝全套 DSP 系統(tǒng)，便于生產(chǎn)。

比方說，一名 DSP 設計人員用 The MathWorks 推出的 Simulink 開始基于模型的設計工作。首先，他用一系列模塊開始工作，這些模塊代表著其所用算法的高級數(shù)據(jù)流程。接下來，他要在 FPGA 中實施設計方案。他在 Simulink 環(huán)境中啟用工具，用廠商提供的 DSP IP 生成構(gòu)建下一階段模型的模塊，并用 Simulink 或 MATLAB 實施并驗證，完成基準測試。

DSP設計流程通常包括以下步驟：

?用 The MathWorks推出的業(yè)界標準工具配合賽靈思的 System Generator與AccelDSP 綜合工具開發(fā)并驗證硬件模型。
?生成 HDL 位和周期仿真精確的電路圖，也就是說，其行為確保符合原始模型中的功能。
?設計綜合并生成比特流，用于 FPGA 的編程?，F(xiàn)在FPGA 設計人員無需將 DSP 工程師或系統(tǒng)架構(gòu)師的設計方案轉(zhuǎn)變?yōu)?HDL，從而避免了既耗時且容易出錯的步驟。

在本模型中，設計人員可使用過濾器，過濾器的系數(shù)需要適應于即將通過系統(tǒng)的數(shù)據(jù)，因此我們可通過共享存儲器向過濾器添加處理器組件。利用賽靈思工具，設計人員還能在系統(tǒng)生成器中調(diào)用軟件開發(fā)套件，編寫一些C代碼，以便根據(jù)數(shù)據(jù)更新系數(shù)，并編輯整個模塊，將其下載到開發(fā)板上進行實時調(diào)試，仍用 SimuLink 或 MATLAB 測試基準實現(xiàn)硬件協(xié)同仿真。最后，如需要修改某些 C 代碼的話，設計人員可即時進行修改，且無需對設計方案進行再編譯。

系統(tǒng)架構(gòu)師的角色就是完成整個設計工作，根據(jù)設計方案的復雜程度，架構(gòu)師可能需要在嵌入式、DSP 和 RTL等領域跨領域工作。這時，F(xiàn)PGA廠商就需要提供系統(tǒng)級和RTL級工具。

系統(tǒng)設計的理念需要集成不同領域的技術(shù)知識，在 FPGA 中更好地利用資源。隨著應用對 DSP 功能的依賴程度越來越高，我們可讓處理器充分利用加速器的作用，從而大幅提高性能。事實上，F(xiàn)PGA 專用系統(tǒng)設計的一大優(yōu)勢就在于它能執(zhí)行系統(tǒng)分區(qū)，控制軟硬件實施的平衡。對許多用戶來說，已經(jīng)沒必要對低級 HDL 語言進行算法優(yōu)化。

FPGA 為設計、實施和修改片上系統(tǒng)級硬件提供了高度的靈活性，在目前全球產(chǎn)業(yè)面臨巨大壓力的情況下，這種靈活性對設計人員尤為重要，而且正不斷服務于更多的產(chǎn)業(yè)、公司和工程師。甚至在產(chǎn)品的設計階段，電子系統(tǒng)的設計人員就面臨著不斷加劇的商業(yè)挑戰(zhàn)和日益苛刻的產(chǎn)品要求，所以必須利用 FPGA 來解決難題，否則就難以工作。FPGA 廠商要與合作伙伴一道致力于提供新的設計方法，幫助客戶跟上快速發(fā)展的業(yè)務和產(chǎn)品要求的步伐，不斷實現(xiàn)進步。 不僅要滿足 FPGA 硅芯片的發(fā)展要求，還要滿足相關工具發(fā)展的要求，從而提供更加以市場為導向的、用戶更加友好的設計體驗。