基于FPGA技術(shù)的模擬雷達(dá)信號的設(shè)計與實現(xiàn)
前言
FPGA(現(xiàn)場可編程門陣列)是由掩膜可編程門陣列和PLD(可編程邏輯器件)演變而來的,并將二者的特性結(jié)合在一起,使FPGA既有掩膜可編程門陣列的高邏輯密度和通用性,又有PLD的可編程特性。FPAG技術(shù)的發(fā)展使得單個芯片上集成的邏輯門數(shù)越來越多,能實現(xiàn)的功能越來越復(fù)雜。它以編程方便、集成度高、速度快等特點受到電子設(shè)計人員的青睞。人們可以通過硬件編程的方法設(shè)計和開發(fā)ASIC(專用集成電路)芯片,極大地提高芯片的研制效率、降低開發(fā)費用。
通過應(yīng)用FPGA技術(shù),較好地為“某型雷達(dá)告警設(shè)備”的配套檢測儀器實現(xiàn)了模擬雷達(dá)信號發(fā)生器ASIC芯片的設(shè)計,該芯片能夠提供“某型雷達(dá)告警設(shè)備”測試過程中所需的多種典型的重頻脈沖及制導(dǎo)信號等,其中包括SA-6重頻信號、SA-2重頻脈沖及制導(dǎo)信號、SA-3重頻脈沖及制導(dǎo)信號、雷達(dá)脈沖視頻等。所設(shè)計的ASIC芯片的性能較為理想。
模擬雷達(dá)信號發(fā)生器的結(jié)構(gòu)
模擬雷達(dá)信號發(fā)生器的結(jié)構(gòu)如圖1所示??梢钥吹?,模擬雷達(dá)信號發(fā)生器由連續(xù)波雷達(dá)模擬信號CW開關(guān)、制導(dǎo)信號SA-2開關(guān)、制導(dǎo)信號SA-3開關(guān)、時鐘脈沖產(chǎn)生器、輸出1、輸出2和產(chǎn)生模擬雷達(dá)信號的控制芯片組成。上述開關(guān)都是高電平有效,開關(guān)的消抖動電路放在控制芯片部分考慮。時鐘脈沖產(chǎn)生器由外部的晶體振蕩器產(chǎn)生一個頻率穩(wěn)定的1MHz時鐘脈沖,用來滿足信號脈沖寬度的要求?!癈W開關(guān)”有效時,“輸出2”輸出連續(xù)波雷達(dá)達(dá)模擬信號;“SA-2開關(guān)” 有效時,“輸出2”輸出SA-2的重頻脈沖,“頻脈沖,“輸出1”輸出SA-2的指令信號組;“SA-3開關(guān)”有效時,“輸出2”輸出SA-3的重頻脈沖,“輸出1”輸出SA-3的指令信號。
ASIC芯片的設(shè)計
1芯片主要性能指標(biāo)
?。?)產(chǎn)生連續(xù)波雷達(dá)模擬信號:重頻3012Hz,脈寬1μs±0.1μs;
(2)產(chǎn)生制導(dǎo)信號SA-2重頻脈沖:重頻2463Hz,脈寬0.5μs±0.1μs;SA-2指令信號組:重頻2463Hz,每秒132個單指令,44個指令組,指令脈寬1μs±0.1μs;
?。?)產(chǎn)生制導(dǎo)信號SA-3重頻脈沖:重頻3497Hz,脈寬0.5μs±0.1μs;SA-3指令信號同SA-3重頻脈沖等。
芯片的輸出和輸出信號定義如下:
輸入信號:連續(xù)波雷達(dá)模擬信號輸入;制導(dǎo)SA-2輸入;制導(dǎo)SA-3輸入;時鐘脈沖輸入等。
輸出信號:輸出1;輸出2。
2芯片結(jié)構(gòu)
該芯片分為10個子模塊,如圖2所示。各子模塊的作用如下:
二分頻電路
時鐘脈沖輸入CLK頻率為1MHz,一方面為203分頻及脈寬整形電路、143分頻及脈寬整形電路提供1μs的方波,使二個脈寬整形電路產(chǎn)生0.5μs脈寬信號;另一方面CLK經(jīng)二分頻電路產(chǎn)生500kHz信號,提供給203分頻及脈寬整形電路、143分頻及脈寬整形電路、166分頻及脈寬整形電路作為分頻電路的輸入信號,同時提供給消抖動電路及編碼器、166分頻及脈寬整形電路、18.5分頻及脈寬整形電路用來產(chǎn)生1μs脈寬信號。
消抖動電路及編碼器
消抖動電路能消除開關(guān)的(文內(nèi)未見有提及機(jī)械開關(guān),如電路開關(guān)應(yīng)是上升、下降邊沿抖動對輸出的影響,它分別將開關(guān)的輸入信號轉(zhuǎn)變?yōu)?μs脈寬的輸出信號。CW開關(guān)、SA-2開關(guān)、SA-3開關(guān)信號經(jīng)編碼后產(chǎn)生對應(yīng)的碼元00、01、10信號,控制選擇器工作。
各分頻及脈寬整形電路
5個分頻電路按功能的要求產(chǎn)生各自的重頻頻率,再經(jīng)脈寬整形電路產(chǎn)生出符號各信號脈沖寬度(1μs或0.5μs)的脈沖。如:203分頻及脈寬整形電路產(chǎn)生2463Hz、0.5μs脈寬的信號;166分頻及脈寬整形電路產(chǎn)生3012Hz、1μs脈寬的信號;143分頻及脈寬整形電路產(chǎn)生3097Hz、 0.5μs脈寬的信號;18.5分頻及脈寬整形電路產(chǎn)生132Hz、1μs脈寬的信號;3分頻電路產(chǎn)生44Hz方波信號。
SA-2指令組形成電路
將2463Hz、132Hz與44Hz信號一起加到SA-2指令組成電路,產(chǎn)生一組脈沖序列,構(gòu)成每秒132個單指令、44個指令組。在560μs內(nèi)只有一個脈沖,稱為單指令,有2個或更多脈沖,稱為指令組。
選擇器
依據(jù)編碼器輸送來的碼元,選擇器輸出對應(yīng)的工作狀態(tài)。當(dāng)碼元為“00”時,“OUT2”輸出連續(xù)波雷達(dá)模擬信號;碼元為“01”時,“OUT2”輸出SA -2的重頻脈沖,“OUT1”輸出SA-2的指令信號組;當(dāng)碼元為“10”時,“OUT2”輸出SA-3的重頻脈沖,“OUT1”輸出SA-3的指令信號。
3控制芯片VHDL語言描述
由芯片的結(jié)構(gòu)可以看出,6個分頻器電路除了它們的分頻系數(shù)不同外,VHDL(甚高速集成電路描述語言)的結(jié)構(gòu)是類似的,稍加改變便可設(shè)計成各自獨立的元件單元。脈寬整形電路可設(shè)計成標(biāo)準(zhǔn)的基本單元,以元件形成供4個脈寬整形電路和消抖動電路調(diào)用。SA-2指令組形成電路、編碼器和選擇器分別設(shè)計成獨立的元件單元。將上述各單元按它們的信號關(guān)系連接起來,便構(gòu)成了芯片構(gòu)造體描述。該設(shè)計直接采用VHDL的RTL(寄存器傳輸描述)方式,來簡化設(shè)計步驟和縮短設(shè)計時間。其VHDL硬件描述語言主程序流程圖如圖3所示。
結(jié)束語
我們采用VHDL硬件描述語言,通過MAX+PLUS Ⅱ開發(fā)平臺,經(jīng)編譯、仿真無誤后,寫入Altera公司EPM7064S器件中,經(jīng)調(diào)試,其性能完全達(dá)到設(shè)計要求。
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