Virtex-5 LXl10的ASlC原型開發(fā)平臺(tái)設(shè)計(jì)

　　接下來為FPGA創(chuàng)建結(jié)構(gòu)化的原理圖符號(hào)。由于FPGA本身I／0的復(fù)雜性和可配置性，將整個(gè)FPGA分割為多個(gè)子模塊能夠有效地減輕設(shè)計(jì)的復(fù)雜度，也便于管理和檢查。圖2顯示了利用Mentor Dxdesigner’原理圖符號(hào)生成向?qū)赡K化原理圖符號(hào)的設(shè)計(jì)過程。原理圖符號(hào)生成之后就可以在原理圖設(shè)計(jì)環(huán)境進(jìn)行原理圖的設(shè)計(jì)，指定各個(gè)模塊的連接關(guān)系。

　　1．3 PCB疊層定義

　　對(duì)。PCB疊層、材料和尺寸的設(shè)計(jì)需要考慮以下因素：

　　◆走線層的數(shù)量需要考慮到封裝特性、設(shè)計(jì)所用的I／()數(shù)目以及間距；

　　◆芯片互聯(lián)線的數(shù)據(jù)傳輸速率，信號(hào)的上升、下降時(shí)間對(duì)PCB材料、尺寸以及走線方式和制板工藝的限制；

　　◆元件所需的不同供電和參考電壓，對(duì)電源層的規(guī)劃和設(shè)計(jì)；

　　◆成本問題(利用盲孔、盲埋孔、微通孔等工藝能有效地減少疊層數(shù)目，以達(dá)到降低成本的目的)。

　　該設(shè)計(jì)中，與FPGA互聯(lián)的信號(hào)線約為130條，包括配置電路信號(hào)線、時(shí)鐘信號(hào)線及其他I／O信號(hào)。選用上下兩個(gè)走線層?？紤]到多個(gè)電源供電，設(shè)置2個(gè)電源平面、2個(gè)地平面。整個(gè)PCB采用6層板結(jié)構(gòu)設(shè)計(jì)，信號(hào)層目標(biāo)阻抗50 Q。

　　利用HyperLnyx疊層設(shè)計(jì)如圖3所示。