高性能PCB的SI/PI/EMC設(shè)計(jì)是工程中必須解決的問題

目前，越來越多的射頻/高頻設(shè)計(jì)工程師參與并指導(dǎo)高速互聯(lián)設(shè)計(jì)，且近一半的電路設(shè)計(jì)人員發(fā)現(xiàn)要進(jìn)行高性能SI/PI設(shè)計(jì)，就必須采用3D全波模型來處理關(guān)鍵互聯(lián)問題。

實(shí)際上，要在SI/PI/EMI方面實(shí)現(xiàn)高性能PCB設(shè)計(jì)仿真，仿真工具必須具備以下幾點(diǎn)關(guān)鍵要求：

第一，必須采用3D全波電磁模型，尤其對關(guān)鍵高速走線、過孔、網(wǎng)絡(luò)等;第二，能夠仿真模擬PCB上的復(fù)雜供電網(wǎng)絡(luò);第三，仿真器(包括場仿真器和路仿真器)必須具備高精度、高速度、大容量的特點(diǎn);第四，同時(shí)提供時(shí)域和頻域仿真結(jié)果;第五，還必須能與現(xiàn)有的PCB設(shè)計(jì)流程相兼容。

Ansoft公司的系列電磁場仿真工具再配合專門的SI設(shè)計(jì)仿真平臺DesignerSI，不僅滿足上述五點(diǎn)要求，而且由于Ansoft場工具均采用獨(dú)有的自適應(yīng)網(wǎng)格剖分技術(shù)，因此將電磁場仿真的難度大大降低，長久以來其仿真速度、精度、容量均得到驗(yàn)證，是工程實(shí)用化的工具。場工具幫助互連系統(tǒng)的計(jì)者精確地提取并建立互連系統(tǒng)的3D全波模型，隨后在仿真平臺Ansoft DesignerSI中進(jìn)行系統(tǒng)驗(yàn)證，提取串?dāng)_、眼圖、誤碼率等時(shí)域、頻域信息，用于信號完整性/電源完整性及EMC/EMI設(shè)計(jì)與仿真。千兆比特高速信道設(shè)計(jì)

Xilinx公司基于Virtex-II Pro X FPGA的測試評估板，其工作信號速率高達(dá)10Gbps以上，Xilinx采用Ansoft系列軟件進(jìn)行虛擬仿真，完成了對該P(yáng)CB上收/發(fā)高速差分組線 的設(shè)計(jì)優(yōu)化，實(shí)現(xiàn)高速通信。在設(shè)計(jì)初始階段，根據(jù)實(shí)際問題將整個(gè)高速串行信道分割為相對獨(dú)立的子結(jié)構(gòu)或子系統(tǒng)，如在本例中可分為封裝、PCB走線和SMA 接頭，對各子系統(tǒng)分別進(jìn)行設(shè)計(jì)優(yōu)化，并通過場分析抽取、建立三維全波模型，然后在DesignerSI平臺上通過動(dòng)態(tài)鏈接、協(xié)同仿真功能，將各模塊鏈接形成一個(gè)完整的信道進(jìn)行整體性能驗(yàn)證。這樣做不僅能通過Ansoft參數(shù)化設(shè)計(jì)功能實(shí)現(xiàn)各關(guān)鍵結(jié)構(gòu)的最優(yōu)化設(shè)計(jì)，而且能夠最大限度地提高仿真效率，比如若想 通過對PCB過孔、走線等部分結(jié)構(gòu)的優(yōu)化調(diào)整來提高整體傳輸性能，那么采用這種分解的子系統(tǒng)形式就能幫助設(shè)計(jì)人員迅速獲得所需數(shù)據(jù)，避免重復(fù)低效勞動(dòng)。

利用Q2D進(jìn)行PCB走線的阻抗控制分析，確定差分線的幾何結(jié)構(gòu)和物理參數(shù);利用三維場仿真工具HFSS提取封裝、過孔、SMA連接器、非規(guī)則走線等的全波電磁模型;在DesignerSI中鏈接整個(gè)信道模型分別在時(shí)頻域中進(jìn)行系統(tǒng)驗(yàn)證。

在DesignerSI平臺上導(dǎo)入芯片IBIS/Spice模型，通過與Ansoft場工具的動(dòng)態(tài)鏈接完成整個(gè)信道的總體驗(yàn)證，得到眼圖并與實(shí)測結(jié)果對比。

數(shù)模混合電路板的PI和SI問題

一塊六層PCB板，其工作頻帶在1G以下，電源平面上分有2.5v、3.3v和5v三個(gè)電源分割，但具有完整的地平面。首先在SIwave中作諧振場分析以便了解電源/地平面在工作頻帶內(nèi)的整體特性，發(fā)現(xiàn)在工作頻帶內(nèi)(1G以下)會(huì)發(fā)生多個(gè)諧振現(xiàn)象，有14個(gè)諧振頻點(diǎn)，同時(shí)在SIwave 中可以觀察PCB在各諧振頻點(diǎn)上不同的電壓。由于工作頻帶內(nèi)的諧振不僅會(huì)帶來如電源/地噪聲、SSN等嚴(yán)重的電源完整性問題，而且對SI同樣會(huì)產(chǎn) 生嚴(yán)重影響。本例主要考慮通過在相關(guān)位置(如諧振場峰值/谷值位置處)加去耦電容來抑制諧振，從而間接改善SI性能。在SIwave中直接模擬該過程，根據(jù)前面得到的諧振分析結(jié)果直接仿真去耦電容的影響，為抑制這14個(gè)諧振點(diǎn)共加了26個(gè)去耦電容，仿真顯示加去耦電容后最低諧振頻點(diǎn)變?yōu)?.0133G，在工作帶寬以外。為了了解對SI的影響，選取了一個(gè)跨電源分割的信號網(wǎng)絡(luò)做S參數(shù)掃頻分析，比較加去耦電容前后的S參數(shù)變化曲線，發(fā)現(xiàn)加去耦電容之后，1G以下信號傳輸特性明顯得到了改善，尤其在700M左右插入損耗和回波損耗有8dB～9dB的改善。

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