SoC電源管理中調節(jié)器面臨的命運

片內調節(jié)

管芯電壓調節(jié)的歷史很長了 ， 可以回溯到使用電荷泵為低成本微控制器的嵌入式EEPROM提供可編程電壓。在很多情況下，其動機是降低材料成本或者便于使用：例如，微控制器應用，完全可以承受電路板上再采用一個電壓調節(jié)器的成本。

便于使用一直是一個重要的動機 ， 即使是非常復雜的芯片。 Altera IC設計經理Weichi Ding指出，先進的FPGA會使用管芯調節(jié)功能為配置RAM或者反向偏壓電路提供電壓。這類應用還不足以滿足技術要求，這是因為外部電源的數(shù)量會比現(xiàn)在大幅度增加。

相似的， Altera Stratix V FPGA的很多電路也需要單獨的調節(jié)器 ， 因為 ， 它們對噪聲敏感 ， 不能與其他電路共享調節(jié)器。這方面的例子包括PLL和物理介質附加電路(PMA) ，后者是直接連接至多GigaHertz串行I/O引腳的I/O模塊。所有這些電路在Stratix V FPGA芯片上都有管芯調節(jié)器，從而減少了專門用于外部電壓軌的引腳數(shù)量。

動態(tài)電壓頻率調整(DVFS)也能夠滿足片內調節(jié)的需求 ， 只要您調整的足夠大。在早期DVFS實現(xiàn)中，軟件會預測模塊在后面的幾十毫秒中對性能的要求，命令硬件暫停操作，根據預測的新負載來調節(jié)電壓和頻率。例如，進入待機模式的手持式設備會完全關斷其圖形引擎，使CPU回到極慢的時鐘，降低工作電壓。這一過程雖然非常繁瑣，但采用外部調節(jié)器進行設置來產生多路輸出電壓很容易完成它。但是由于很大的延時以及能耗，系統(tǒng)只適用于長期和可預測的變化。

在6月的設計自動化大會上，Intel首席工程師Tanay Karnik描述了當您暫時讓DVFS粒度更精細時會發(fā)生什么。在管芯的每個處理單元上采用了粒度非常精細的DVFS后， Intel觀察到處理器的功耗增大到100W ，遠遠高于服務器CPU 。 Intel設計人員放棄了由于操作系統(tǒng)原因而采用的毫秒級頻率，開發(fā)的電路檢查輸入緩沖，根據后面幾行代碼來隨時選擇電壓和頻率。這意味著，有可能在十幾個納秒內改變頻率和電壓，而不是在毫秒量級。更快的DVFS意味著，芯片能夠更好的滿足每一模塊的處理能耗需求。但這也對調節(jié)器的要求提高了，僅有外部調節(jié)器不能滿足需求。

Karnik說 ， 為達到這一水平的動態(tài)響應， Haswell等Intel芯片使用了可編程管芯線性調節(jié)器(圖3) 。在處理器固有的數(shù)字CMOS中實現(xiàn)這些模塊，把2.4 V基本電壓降低到可選的輸出范圍內，在0.6-1.8 V之間，步長是12.5 mV。調節(jié)器能夠以100 MHz的頻率改變電壓，擺率達到了令人吃驚的100 A/ns，可跟蹤電源和時鐘選通數(shù)字模塊產生的極大的負載變化。毫無疑問，如果調節(jié)器控制環(huán)只有一兩厘米的電路板走線和引線框，是不可能實現(xiàn)這類性能的。

圖3. 對Intel Haswell芯片電源分配網絡的高層描述，顯示了內部電壓調節(jié)器提供了不同的模塊。

Karnik提醒說，采用這類設計并不是出于謹慎的目的。Intel選擇的實現(xiàn)方法采用了管芯電感，因此， Intel必須在其后端線路處理流程中引入磁體材料。對于設計團隊，對調節(jié)器網絡建模的難度非常大，這會有很多個區(qū)域，數(shù)百萬個仿真單元。必須在全部電壓范圍內對設計進行驗證——在制造時進行測試，還要在全部負載范圍內維持效率不變。

Karnik說 ：“ 內部調節(jié)器占用了很大的管芯面積 ， 需要進行規(guī)劃和調試。但必須這樣做?！边@不但能夠對電壓進行瞬時調節(jié)，響應快速變化的負載，而且避免了采用7個外部芯片。

如果Intel能夠繼續(xù)指明其他供應商先進SoC的發(fā)展方向， 那么，我們將看到對負載點調節(jié)的需求越來越大，看到調節(jié)器本身逐步轉到SoC中，在某些情況下，自己還會有電感。當然，設計總會遇到挑戰(zhàn)，SoC供電技術會不斷發(fā)展。