端接未使用的低電壓差分信號(hào)總線輸入(圖)

  低電壓差分信號(hào)（lvds）是eia/tia-644標(biāo)準(zhǔn)中定義的總線技術(shù)。這種技術(shù)的特點(diǎn)是通過使用差分信號(hào)有較低的電壓擺幅，從而具備gbps數(shù)據(jù)速率的能力。這種技術(shù)相對(duì)單端技術(shù)的優(yōu)勢(shì)包括消除差分線路上傳輸?shù)膬蓚€(gè)平衡信號(hào)的電磁干擾，加強(qiáng)了抗噪聲能力。但是，當(dāng)并非所有的lvds輸入都使用的時(shí)候，我們必須注意，因?yàn)楦〗虞斎攵丝赡軙?huì)引入噪聲從而導(dǎo)致數(shù)據(jù)錯(cuò)誤。所以當(dāng)lvds輸入端不使用的時(shí)候需要進(jìn)行合適的端接。
   圖1為不使用的lvds輸入端端接方案舉例。

   不使用的lvds輸入端將使用差分信號(hào)端間擺幅大于200mv的差分輸入電壓進(jìn)行端接。
   假設(shè)理想的共模電壓為1.25v，且差分信號(hào)端間需要400mv的電壓，那么所需的電流為4ma。因此v1電壓為1.45v，v0電壓為1.05v。
   若vdd為2.5v，
r1=（vdd-v1）/4ma=（2.5-1.45）/4ma=262.5ω
r2=v0/4ma=1.05/4ma=262.5ω
   若vdd為3.3v，
r1=（vdd-v1）/4ma=（3.3-1.45）/4ma=462.5ω
r2=v0/4ma=1.05/4ma=262.5ω
大多數(shù)lvds輸入的共模范圍很廣。例如，典型輸入共模電壓為1.25v的網(wǎng)絡(luò)器件其輸入共模范圍可能為0～1.8v。因此，只要在器件共模范圍內(nèi)，信號(hào)端間的電壓差大于200mv，未使用的lvds輸入端就可以正確地被端接。換句話說，下面的端接方式也是可行的。
 
   若vdd=2.5v，
r=（vdd-0.4）/4ma=（2.5-0.4）/4ma=525ω
   或 r=1kω，可以得到差模電壓約為227mv（>200mv）
   這種端接的方案減少了所需電阻的個(gè)數(shù)。不足之處是在印刷電路板上無法接觸lvds輸入的負(fù)端接端。

   使用同樣的端接方案，如果需要考慮到所占用的板空間，可以采用一組lvds輸入端接的方法。例如，10個(gè)正端子可以使用一個(gè)上拉電阻上拉。選擇這個(gè)上拉電阻值的時(shí)候，要考慮到保證所有差分端子間的電壓差大于200mv。
   這種方法組成圖4所示的等效輸入電阻網(wǎng)絡(luò)。
   若vdd＝2.5v，r可以為100ω，提供220mv的差模電壓，計(jì)算公式如下；一組有10個(gè)正端子的網(wǎng)絡(luò)有10個(gè)并聯(lián)電阻，其等效阻抗為100ω。因此總電流為：
i=vdd/（r+10）=2.5/（100+10）=22.73ma
   根據(jù)基爾霍夫電流定律，支路電流為：
ib=22.73/10=2.273ma
   因此每個(gè)端子間的差模電壓為：
vdiff=2.273ma