基于DDS+PLL技術的高頻時鐘發(fā)生器
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高性能合成頻率廣泛應用在現代通信、雷達和電子測量等技術領域中。頻率合成方法主要有3種：
(1)直接合成法，他利用混頻器、倍頻器、分頻器和帶通濾波器完成對頻率的算術運算。
(2)應用鎖相環(huán)PLL（PhaseLockedLoop）的頻率合成，雖然具有工作頻率高、寬帶、頻譜質量好的優(yōu)點，但頻率分辨率和轉換速率都不夠高。
(3)最新的頻率合成方法是直接數字頻率合成DDS（DirectDigitalSynthesis）。DDS較以前頻率合成技術具有頻率轉換時間短，頻率分辨率高，輸出相位連續(xù)，可以進行高精度、高穩(wěn)定度編程，全數字化易集成等突出優(yōu)點。
但是DDS的2個明顯不足限制了其進一步的應用：一是因受限于器件可用的最高時鐘頻率，致使合成頻率不能太高，輸出信號的頻率上限基本上是在HF或VHF頻段上，比PLL合成技術以及直接模擬合成技術得到的信號頻率低；二是輸出頻率雜散分量較大，頻譜純度不如PLL。從基本原理而言，PLL是模擬的閉環(huán)系統，而DDS是全數字的開環(huán)系統，二者是兩種不同的頻率合成技術，采用將二者結合構成DDS+PLL組合系統來互相補充，可以達到單一技術難以達到的應用效果。
2 DDS激勵PLL系統
2.1性能分析
常用的DDS+PLL組合有DDS激勵PLL和DDS內插PLL兩種方式。無論采用哪種組合方式，都可以獲得高分辨率、快速轉換、較寬頻率范圍的輸出頻率。但在頻率雜散性能、頻率建立時間和電路復雜程度等方面，兩種組合特點各有不同。在PLL內插DDS的組合方案中，雖然DDS輸出不經PLL倍頻，故具有較低的相位噪聲和較好的雜散性能，但此方案需要濾除混頻器產生的多余分量，影響環(huán)路參數，致使設計電路復雜，硬件調試周期長。
工作中的600MHz時鐘發(fā)生器采用低頻DDS激勵PLL的頻率合成系統。該方案通過采用高的鑒相頻率提高PLL的轉換速度，并利用DDS的高分辨率保證倍頻PLL輸出較高的頻率分辨率，同時PLL環(huán)路的帶通濾波可以對DDS的帶外雜散有抑制作用。該方案的優(yōu)點是電路結構簡單、成本低、易于控制、易于集成。為保證組合系統的頻譜純度，在DDS的輸出加一個帶通濾波器，用來抑制和消除來自DDS參考頻率的寬帶雜散。系統原理圖如圖1所示。
通過原理分析可知，DDS+PLL系統的相位噪聲主要由PLL的相噪性能決定，而其雜散性能則取決于DDS。
2.2相位噪聲的測量
PLL相位噪聲主要由3部分組成：VCO固有的相位噪聲；鑒相器、環(huán)路濾波器、分頻器的相位噪聲以及參考頻率的相位噪聲。其中環(huán)路分頻比N（本系統中N取為20）對環(huán)路帶寬內的輸出相位噪聲影響最大，即在環(huán)路通帶內，輸出相位噪聲要惡化20logNdB。
在將VCO的特性理想化的情況下，主要考慮集成鎖相環(huán)的噪聲，則整個環(huán)路的相位噪聲可近似為：
其中：fDDS為輸入PLL鑒相器的頻率值；NPLL是PLL的相噪基數，PLL頻率合成芯片ADF4106的NPLL值為－174dBc。
時鐘發(fā)生器輸出頻率fout可根據需要改變。當fout取為600MHz，參考晶振采用30MHz時，環(huán)路的相位噪聲為：
2.3 DDS的雜散特性及抑制方法
2.3.1 由于相位舍位造成的相位截斷雜散
造成這種雜散的過程是一個周期性的相位調制過程，因此這種雜散為調相雜散。對于調相雜散可以提高相位截斷位數來增加他的SFDR，每增加一位可以使SFDR增加約6dB。
2.3.2 由于幅度量化誤差造成的雜散
DDS送到DAC的波形樣點值由有限的二進制數表示，所以對幅度值做了近似存儲，由此引入了幅度量化誤差，并在輸出端形成雜散，這種雜散是調幅雜散。
2.3.3 由于DAC非線性引起的雜散
DAC的非線性包括積分、差分非線性以及DAC的非理想動態(tài)特性。由于DAC非線性的影響，在DDS的輸出信號中將產生輸出頻率的諧波分量及這些諧波的鏡象分量，其雜散電平由DAC的性能決定。隨著DDS時鐘頻率的提高，他已經成為DDS輸出雜散的主要來源。
2.3.4 抑制方法
有效抑制DDS雜散的方法是選用高性能、高時鐘頻率的DDS器件。這里的高性能是指DDS器件內部自身已采取了一定的技術措施來抑制其固有雜散的輸出。通過實驗和理論分析得知，在輸出頻率不變時，隨著時鐘頻率的升高，雜散距主頻的距離也會呈線性關系增大，這為雜散抑制提供了可操作性。根據DDS的原理，離散雜散信號是影響頻譜純度的主要原因，所有的雜散信號都與輸出頻率有關，雜散的位置也是可以預測的。在相同時鐘信號下，不同的輸出頻率產生的頻率雜散位置不一樣。在DDS+PLL組合系統設計中，應根據DDS的原理靈活選擇適當的時鐘頻率和輸出信號頻率，使DDS輸出信號近端的雜散情況處于相對理想的狀態(tài)，從而提高系統的頻譜純度。
3 系統組成及實現
3.1 DDS選用AnalogDevices公司的AD9854
AD9854是把48b頻率累加器、48b相位累加器、正弦函數波形表、12b正交數模轉換器以及調制和控制電路高度集成到一起，集相位調制、頻率調制、幅度調制和I/Q正交調制等功能于一體的高集成器件。AD9854從各個方面超過了AD公司前期的DDS產品，是一種很有應用前途的DDS芯片。其主要特點為：
?。?）內部的D/A轉換器和比較器實現正交的I和Q路輸出。
?。?）具有1MHz步進的48b頻率分辨率，相位截斷17b保證了SFDR指標可達到102dB。
（3）優(yōu)良的電路工藝使同步正交信號輸出的頻率最高達到150MHz，平均每秒可產生100MHz的新頻率。
?。?）正弦信號輸出可通過內部比較器轉化成方波，用于時鐘產生。
（5）提供了數字控制的14b相位調制和單端PSK數據輸入，12b的I和Q路DAC。
（6）在高速時鐘產生器的應用中，若12b的“控制”DAC與內部的比較器相結合，能實現脈寬調制PWM和靜態(tài)周期控制。
?。?）2個12b的數字乘法器能實現數字幅度調制、波形成形和正交輸出的準確幅度控制。
?。?）時鐘輸入4~20整數倍可選的倍頻器可使外部輸入的低速時鐘轉變成最高300MHz的內部高速時鐘。
3.2 PLL頻率合成器
選用AnalogDevices公司的ADF4106。ADF4106具有較高的工作頻率，最高可達到6.0GHz。該芯片集成了鎖相式頻率合成器的各種重要部件，主要由低噪聲數字鑒相器、精確電荷泵、可編程參考分頻器、可編程A，B計數器及雙模前置分頻器（P/P＋1）等部件組成。數字鑒相器用來對R計數器和N計數器的輸出相位進行比較，然后輸出一個與二者相位誤差成比例的誤差電壓。鑒相器內部還有一個可編程延遲單元，用來控制翻轉脈沖的寬度，這個翻轉脈沖保證鑒相器的傳遞函數沒有死區(qū)，因此降低了相位噪聲和參考雜散。
ADF4106芯片的高集成性能，使其只需少量外圍電路即可構成一個完整的低噪聲、低功耗、高穩(wěn)定度、高可靠性的頻率合成器。
3.3 其他器件選取
VCO的選取需考慮幾個方面：具有一定的壓控靈敏度；控制特性的線性好；頻率覆蓋范圍大；開環(huán)相位噪聲低；頻率穩(wěn)定度高等。環(huán)路輸出相位噪聲的大小主要取決于VCO的開環(huán)相位噪聲的強度，因此VCO的相位噪聲性能必須重點加以考慮。基于以上原因，選用MiniCircuits公司的寬帶低相噪器件ROS1200W。
在無線通信電路中，鑒相器比較頻率產生的雜散通常是高頻信道間隔的整數倍，這些雜散能產生鄰道干擾。環(huán)路濾波器LF采用三階無源濾波，可以更好地抑制雜散。
3.4 實驗結果分析
實驗發(fā)現，DDS+PLL技術的關鍵技術問題是DDS輸出帶有很多雜散信號，尤其是輸出信號近端的雜散無法用濾波器濾除，在一定程度上會影響系統的頻譜純度。VCO的頻率覆蓋范圍是影響頻率合成器相位噪聲的重要因素，如果VCO的頻率覆蓋范圍相對較寬，就可減少頻率合成器單元電路，但通常窄帶VCO比寬帶具有更好的相位噪聲特性。這些要求是相互矛盾的，所以應根據具體情況綜合考慮。此外，還必須考慮環(huán)路濾波器的不同結構對環(huán)路性能的影響，盡可能用VCO調諧電壓的低端控制輸出頻率的生成，以避免濾波帶來的環(huán)路噪聲性能的降低。
DDS+PLL頻率合成系統中，既有數
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