基于Cadence的高速PCB設(shè)計方案

　1 引言

　　人們對于通信的要去總是朝著“快”的方向發(fā)展，要求信號的傳輸和處理的速度越來越快，相應(yīng)的，高速PCB的應(yīng)用也越來越廣。高速電路有兩個方面的含義：一是頻率高，通常認(rèn)為數(shù)字電路的頻率達到或是超過45MHz至50MHz，而且工作在這個頻率之上的電路已經(jīng)占到了整個系統(tǒng)的三分之一，就稱為高速電路。另外從信號的上升與下降時間來考慮，當(dāng)信號的上升時間小于6倍信號傳輸延時時即認(rèn)為信號是高速信號，此時考慮的與信號的具體頻率無關(guān)。

　　2 高速PCB設(shè)計的基本內(nèi)容

　　高速電路設(shè)計在現(xiàn)代電路設(shè)計中所占的比例越來越大，設(shè)計難度也越來越高，它的解決不僅需要高速器件，更需要設(shè)計者的智慧和仔細的工作，必須認(rèn)真研究分析具體情況，解決存在的高速電路問題。一般說來主要包括三方面的設(shè)計：信號完整性設(shè)計、電磁兼容設(shè)計、電源完整性設(shè)計。

　　2.1 信號完整性（signal integrity）設(shè)計

　　信號完整性是指信號在信號線上的質(zhì)量。信號具有良好的信號完整性是指當(dāng)在需要的時候，具有所必需達到的電壓電平數(shù)值。差的信號完整性不是由某一因素導(dǎo)致的，而是由板級設(shè)計中多種因素共同引起的。特別是在高速電路中，所使用的芯片的切換速度過快、端接元件布設(shè)不合理、電路的互聯(lián)不合理等都會引起信號的完整性問題。具體主要包括串?dāng)_、反射、過沖與下沖、振蕩、信號延遲等。

　　2.1.1 串?dāng)_（crosSTalk）

　　串?dāng)_是相鄰兩條信號線之間的不必要的耦合，信號線之間的互感和互容引起線上的噪聲。因此也就把它分為感性串?dāng)_和容性串?dāng)_，分別引發(fā)耦合電流和耦合電壓。當(dāng)信號的邊緣速率低于1ns時，串?dāng)_問題就應(yīng)該考慮。如果信號線上有交變的信號電流通過時，會產(chǎn)生交變的磁場，處于磁場中的相鄰的信號線會感應(yīng)出信號電壓。一般PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及信號線的端接方式對串?dāng)_都有一定的影響。在Cadence的信號仿真工具中可以同時對6條耦合信號線進行串?dāng)_后仿真，可以設(shè)置的掃描參數(shù)有：PCB的介電常數(shù)，介質(zhì)的厚度，沉銅厚度，信號線長度和寬度，信號線的間距。仿真時還必須指定一個受侵害的信號線，也就是考察另外的信號線對本條線路的干擾情況，激勵設(shè)置為常高或是常低，這樣就可以測到其他信號線對本條信號線的感應(yīng)電壓的總和，從而可以得到滿足要求的最小間距和最大并行長度。

　　2.1.2 反射（reflectiON）

　　反射和我們所知道的光經(jīng)過不連續(xù)的介質(zhì)時都會有部分能量反射回來一樣，就是信號在傳輸線上的回波。此時信號功率沒有全部傳輸?shù)截撦d處，有一部分被反射回來了。在高速的PCB中導(dǎo)線必須等效為傳輸線，按照傳輸線理論，如果源端與負載端具有相同的阻抗，反射就不會發(fā)生了。二者阻抗不匹配會引起反射，負載會將一部分電壓反射回源端。根據(jù)負載阻抗和源阻抗的關(guān)系大小不同，反射電壓可能為正，也可能為負。如果反射信號很強，疊加在原信號上，很可能改變邏輯狀態(tài)，導(dǎo)致接收數(shù)據(jù)錯誤。如果在時鐘信號上可能引起時鐘沿不單調(diào)，進而引起誤觸發(fā)。一般布線的幾何形狀、不正確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素均會導(dǎo)致此類反射。另外常有一個輸出多個接收，這時不同的布線策略產(chǎn)生的反射對每個接收端的影響也不相同，所以布線策略也是影響反射的一個不可忽視的因素。