從正反饋級獲得遲滯的非穩(wěn)態(tài)多諧振蕩器

　　很多設(shè)計都采用基于邏輯元件的非穩(wěn)態(tài)多諧振蕩器，最簡單的辦法是圍繞一個單反相施密特觸發(fā)轉(zhuǎn)換器的RC反饋回路（圖1）。輸出端將電容充電至較高的開關(guān)閾值，在該點上輸出切換至其相反狀態(tài)，閾值轉(zhuǎn)換為一個不同值，而電容的充電電流反向。當(dāng)電容的電壓跨越較低閾值時，輸出與閾值均轉(zhuǎn)換為原來的值，過程重復(fù)。時序取決于RC時間常數(shù)與兩個閾值之間寬度所決定的遲滯時間（圖2）。不幸的是，雖然轉(zhuǎn)換器制造商在數(shù)據(jù)表中給出了器件的遲滯電壓，但范圍相當(dāng)大。另外，它們還與溫度有一些關(guān)聯(lián)。這些不確定性導(dǎo)致在設(shè)計電路時很難以做出一個預(yù)期的振蕩頻率。

　　圖1，采用一個施密特觸發(fā)器和一個RC網(wǎng)絡(luò)的基本非穩(wěn)態(tài)多諧振蕩器。

　　圖2，一只器件的遲滯主要確定了開關(guān)的閾值。

　　簡單的轉(zhuǎn)換器（沒有可過沖超出標(biāo)稱閾值的遲滯）將電容充電至其閾值電壓，并停止在其狹窄的線性區(qū)間內(nèi)。在這個點上，從反相輸出到輸入端的負反饋將輸出穩(wěn)定到閾值電壓。增加另一個反相級可采用正反饋方式注入一種不同形式的遲滯，正反饋由外接無源元件所確定（圖3）。

正反饋級可為一個簡單的反相級提供遲滯" src="http://editerupload.eepw.com.cn/fetch/20140213/231898_1_2.jpg" />

　　圖3，增加一個正反饋級可為一個簡單的反相級提供遲滯。

　　無論第1級何時跨越其閾值，附加的第2級會通過一個反饋電容注入額外的電荷，使時序電容的電壓跳過閾值。RC充電電流轉(zhuǎn)換方向，返回閾值電壓。當(dāng)回到閾值電壓時，遲滯注入電路再次使電壓跳過目標(biāo)值，于是RC時序電路必須再次使充電電流反向，以搜尋閾值電壓（圖4）。這個過程以一種可預(yù)期的速率不斷地持續(xù)。在方程中，CT為時序電容，CH為遲滯電容，VTHRESH是閾值電壓，VLOW為低輸出電壓，VHIGH而為高輸出電壓。

　　圖4，遲滯的來源是從第2級的突發(fā)充電，它以一個已知的固定量，使時序電容電壓跳過開關(guān)閾值。

　　可以查看遲滯過沖電壓VHYST，它是由時序電容CT和遲滯電容CH構(gòu)成的電容分壓器的結(jié)果。當(dāng)?shù)?級轉(zhuǎn)換第2級時，其輸出從一個低值跳到一個高值，或者從一個高值跳到一個低值，跳躍的量為VHIGH–VLOW，而時序電容的電壓跳躍的幅度為VHYST=(VHIGH–VLOW)(CH/(CH+CT))。其次，時序電容通過時序電容和遲滯電容吸入電流，其電壓放松至第1級的輸出電壓。

　　于是，弛豫時間常數(shù)為R(CT+CH)，弛豫電壓為VCT=(VTHRESH+VHYST–VLOW)exp(–t/R(CT+CH))或VCT=(VHIGH–(VTHRESH–VHYST))exp(–t/R(CT+CH))，取決于發(fā)生在哪個半周期。從VTHRESH+VHYST可以計算出VTHRESH，因t1=–R(CT+CH)ln((VTHRESH–VLOW)/(VTHRESH+VHYST–VLOW))。對另半周期，t2=–R(CT+CH)ln((VHIGH–VTHRESH)/(VHIGH–VTHRESH+VHYST))。

　　在總周期中，應(yīng)增加通過第1級和第2級的總傳播時間(tPLH+tPHL)。除非你希望電路工作在最高頻率，否則這些傳播時間會變得沒有意義。因此，對周期的預(yù)測只取決于無源元件值，以及它們的公差、溫度和老化系數(shù)。不過，CT與CH的串聯(lián)組合對第2級呈現(xiàn)出一個容性負載。這個負載會影響第2級的上升與下降時間，必須在總周期T上增加它們的和。

　　當(dāng)使用CMOS器件時（如仙童半導(dǎo)體公司的74VHC04），上升與下降時間取決于器件的輸出電阻以及外接元件。如果將第2級建模為一個RC電路，可以用tRISE2=tFALL2=2.2RO(CTCH/(CT+CH))+tO估計出10%至90%指數(shù)上升與下降時間，其中tRISE2為上升時間，tFALL2為下降時間，RO為器件的輸出電阻（74VHC04為30Ω），而tO為無負載上升時間（此種情況下，VHC04為4.5ns）。于是，總周期為：t1+t2+2(tPLH+tPHL)+tRISE2+tFALL2。

　　另外要注意的是，時序依賴于反相器的輸出電壓，以及該區(qū)間內(nèi)閾值電壓的位置。例如，一款輸出電壓接近電壓軌的CMOS器件要比一個TTL（晶體管-晶體管邏輯）器件更可預(yù)測，一只有中點閾值電壓的74HC器件要比一只閾值電壓偏離TTL接口的HCT器件的輸出更均衡。

　　對于較高頻率，必須采用較小的電阻值、較小的時序電容值，或兩者都是較小值。對于可預(yù)知的結(jié)果，時序電容值應(yīng)比反相器輸入電容小10倍，對一只典型CMOS器件，輸入電容值在3pF至10pF范圍內(nèi)，R不應(yīng)小到會明顯拉低輸出。作為一種預(yù)防性措施，遲滯電容值應(yīng)不超過時序電容值，因此就不會超過第1級的最大輸入電壓。如果遲滯電容值要比時序電容大得多，則閾值電壓與遲滯電壓會分別達到7.5V和-2.5V。74VHC04器件用5%電阻和20%電容驗證了該計算。

　　圖5，電路在低頻性能良好。

　　表1匯總了各個結(jié)果， 它們處于元件公差范圍內(nèi)。圖5給出了一個典型的輸入與輸出圖。