PCB設(shè)計(jì)技術(shù)問答
中國電子市場發(fā)展越來越快,電子產(chǎn)品更新?lián)Q代之神速也是我們無法預(yù)料的,差不多一個(gè)時(shí)間內(nèi)可以出現(xiàn)很多不同的產(chǎn)品,在電子產(chǎn)品設(shè)計(jì)這一塊,我們的工程師應(yīng)注意什么問題呢?記者走訪了多家設(shè)計(jì)公司,在采訪深圳芯谷科技有限公司(以下簡稱芯谷科技)的技術(shù)人員時(shí),以下是記者與芯谷科技公司技術(shù)人員的對(duì)話:
(注:芯谷科技主要從事電子產(chǎn)品方案,它的反向技術(shù)研發(fā)事業(yè)部是目前國際最大的研發(fā)中心,主要從事PCB設(shè)計(jì)、方案設(shè)計(jì)、芯片設(shè)計(jì)、芯片解密、單片機(jī)解密、IC解密、電子產(chǎn)品仿制、PCB抄板、等一系列反向事業(yè))
關(guān)于混合電路PCB材質(zhì)選擇及布線注意事項(xiàng)
問:在當(dāng)今無線通信設(shè)備中,射頻部分往往采用小型化的室外單元結(jié)構(gòu),而室外單元的射頻部分、中頻部分,以及對(duì)室外單元進(jìn)行監(jiān)控的低頻電路部分往往部署在同一PCB上。請(qǐng)問,對(duì)這樣的PCB布線在材質(zhì)上有何要求?如何防止射頻、中頻以及低頻電路互相之間的干擾?
答:混合電路設(shè)計(jì)是一個(gè)很大的問題,很難有一個(gè)完美的解決方案。一般射頻電路在系統(tǒng)中我們都作為一個(gè)獨(dú)立的單板進(jìn)行布局布線,甚至?xí)袑iT的屏蔽腔體。而且射頻電路一般為單面或雙面板,電路較為簡單,所有這些都是為了減少對(duì)射頻電路分布參數(shù)的影響,提高射頻系統(tǒng)的一致性。相對(duì)于一般的FR4材質(zhì),射頻電路板傾向與采用高Q值的基材,這種材料的介電常數(shù)比較小,傳輸線分布電容較小,阻抗高,信號(hào)傳輸時(shí)延小。
在混合電路設(shè)計(jì)中,雖然射頻,數(shù)字電路做在同一塊PCB上,但一般都分成射頻電路區(qū)和數(shù)字電路區(qū),分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。
關(guān)于輸入、輸出端接的方式與規(guī)則
問:現(xiàn)代高速PCB設(shè)計(jì)中,為了保證信號(hào)的完整性,常常需要對(duì)器件的輸入或輸出端進(jìn)行端接。請(qǐng)問端接的方式有哪些?采用端接的方式是由什么因素決定的?有什么規(guī)則?
答:端接(terminal),也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配,終端匹配一般為并聯(lián)匹配,方式比較多,有電阻上拉,電阻下拉,戴維南匹配,AC匹配,肖特基二極管匹配。匹配采用方式一般由BUFFER特性,拓普情況,電平種類和判決方式來決定,也要考慮信號(hào)占空比,系統(tǒng)功耗等。數(shù)字電路最關(guān)鍵的是時(shí)序問題,加匹配的目的是改善信號(hào)質(zhì)量,在判決時(shí)刻得到可以確定的信號(hào)。對(duì)于電平有效信號(hào),在保證建立、保持時(shí)間的前提下,信號(hào)質(zhì)量穩(wěn)定;對(duì)延有效信號(hào),在保證信號(hào)延單調(diào)性前提下,信號(hào)變化延速度滿足要求。
在處理布線密度時(shí)應(yīng)注意哪些問題?
問:在電路板尺寸固定的情況下,如果設(shè)計(jì)中需要容納更多的功能,就往往需要提高PCB的走線密度,但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng),同時(shí)走線過細(xì)也使阻抗無法降低,請(qǐng)問在高速(>100MHz)高密度PCB設(shè)計(jì)中有哪些技巧?
答:在設(shè)計(jì)高速高密度PCB時(shí),串?dāng)_(crosstalk interference)確實(shí)是要特別注意的,因?yàn)樗鼘?duì)時(shí)序(timing)與信號(hào)完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方: 1.控制走線特性阻抗的連續(xù)與匹配。 2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對(duì)時(shí)序及信號(hào)完整性的影響,找出可容忍的最小間距。不同芯片信號(hào)的結(jié)果可能不同。 3.選擇適當(dāng)?shù)亩私臃绞健?4.避免上下相鄰兩層的走線方向相同,甚至有走線正好上下重迭在一起,因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。 5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會(huì)增加。在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長,不過還是要盡量做到。除此以外,可以預(yù)留差分端接和共模端接,以緩和對(duì)時(shí)序與信號(hào)完整性的影響。
關(guān)于PCB設(shè)計(jì)中的阻抗匹配問題
問:在高速PCB設(shè)計(jì)時(shí)為了防止反射就要考慮阻抗匹配,但由于PCB的加工工藝限制了阻抗的連續(xù)性而仿真又仿不到,在原理圖的設(shè)計(jì)時(shí)怎樣來考慮這個(gè)問題?另外關(guān)于IBIS模型,不知在那里能提供比較準(zhǔn)確的IBIS模型庫。我們從網(wǎng)上下載的庫大多數(shù)都不太準(zhǔn)確,很影響仿真的參考性。
答:在設(shè)計(jì)高速PCB電路時(shí),阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對(duì)的關(guān)系, 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline),與參考層(電源層或地層)的距離,走線寬度,PCB材質(zhì)等均會(huì)影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會(huì)因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況,這時(shí)候在原理圖上只能預(yù)留一些terminators(端接),如串聯(lián)電阻等,來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時(shí)盡量注意避免阻抗不連續(xù)的發(fā)生。 IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果?;旧螴BIS可看成是實(shí)際芯片I/O buffer等效電路的電氣特性資料,一般可由SPICE模型轉(zhuǎn)換而得 (亦可采用測量, 但限制較多),而SPICE的資料與芯片制造有絕對(duì)的關(guān)系,所以同樣一個(gè)器件不同芯片廠商提供,其SPICE的資料是不同的,進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會(huì)隨之而異。也就是說,如果用了A廠商的器件,只有他們有能力提供他們器件準(zhǔn)確模型資料,因?yàn)闆]有其它人會(huì)比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準(zhǔn)確, 只能不斷要求該廠商改進(jìn)才是根本解決之道。
問:在高速PCB設(shè)計(jì)時(shí)我們使用的軟件都只不過是對(duì)設(shè)置好的EMC、EMI規(guī)則進(jìn)行檢查,而設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則?怎樣設(shè)置規(guī)則?
答:一般EMI/EMC設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(30MHz). 所以不能只注意高頻而忽略低頻的部分. 一個(gè)好的EMI/EMC設(shè)計(jì)必須一開始布局時(shí)就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機(jī)的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會(huì)事倍功半, 增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對(duì)外的連接器, 高速信號(hào)盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號(hào)之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號(hào)電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB與外殼的接地點(diǎn)(chassis ground)。
關(guān)于高速差分信號(hào)的布線技巧
問:在pcb上靠近平行走高速差分信號(hào)線對(duì)的時(shí)候,在阻抗匹配的情況下,由于兩線的相互耦合,會(huì)帶來很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號(hào)的衰減,影響傳輸距離,為什么?我在一些大公司的評(píng)估板上看到高速布線有的盡量靠近且平行,而有的卻有意的使兩線距離忽遠(yuǎn)忽近,哪一種效果會(huì)更好?我的信號(hào)1GHz以上,阻抗為50歐姆。在用軟件計(jì)算時(shí),差分線對(duì)也是以50歐姆來計(jì)算嗎?還是以100歐姆來算?接收端差分線對(duì)之間可否加一匹配電阻?
答:會(huì)使高頻信號(hào)能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時(shí), 可看出他們對(duì)信號(hào)衰減的影響程度。 差分線的耦合是會(huì)影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會(huì)使信號(hào)源送到線上的電壓小一點(diǎn)。 至于, 因耦合而使信號(hào)衰減的理論分析我并沒有看過, 所以我無法評(píng)論。 對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。 需要平行也是因?yàn)橐3植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。 差分阻抗的計(jì)算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計(jì)差分阻抗為100歐姆時(shí), 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。 接收端差分線對(duì)間的匹配電阻通常會(huì)加, 其值應(yīng)等于差分阻抗的值。 這樣信號(hào)品質(zhì)會(huì)好些。
在電子產(chǎn)品設(shè)計(jì)中,其實(shí)我們知道,要設(shè)計(jì)了一塊完美的PCB板那是很困難的,還要經(jīng)過多次的調(diào)試,而我們知道,現(xiàn)在外面很多的所謂的PCB反向方案公司,做的PCB抄板,其實(shí)都是死抄,所謂的死抄就是技術(shù)人員不懂原理,只會(huì)依樣畫葫蘆,這就是為什么會(huì)有這么多的方案失敗的原因,芯谷科技的技術(shù)人員建議我們?cè)谶x擇技術(shù)公司的時(shí)候,一定不能盲目,一定要看好了再做選擇。
評(píng)論