MOS管驅(qū)動電路綜述連載（三）

相對通用的電路

電路圖如下：

圖1 用于NMOS的驅(qū)動電路

圖2 用于PMOS的驅(qū)動電路

這里只針對NMOS驅(qū)動電路做一個簡單分析：

Vl和Vh分別是低端和高端的電源，兩個電壓可以是相同的，但是Vl不應(yīng)該超過Vh。

Q1和Q2組成了一個反置的圖騰柱，用來實現(xiàn)隔離，同時確保兩只驅(qū)動管Q3和Q4不會同時導(dǎo)通。

R2和R3提供了PWM電壓基準，通過改變這個基準，可以讓電路工作在PWM信號波形比較陡直的位置。

Q3和Q4用來提供驅(qū)動電流，由于導(dǎo)通的時候，Q3和Q4相對Vh和GND最低都只有一個Vce的壓降，這個壓降通常只有0.3V左右，大大低于0.7V的Vce。

R5和R6是反饋電阻，用于對gate電壓進行采樣，采樣后的電壓通過Q5對Q1和Q2的基極產(chǎn)生一個強烈的負反饋，從而把gate電壓限制在一個有限的數(shù)值。這個數(shù)值可以通過R5和R6來調(diào)節(jié)。

最后，R1提供了對Q3和Q4的基極電流限制，R4提供了對MOS管的gate電流限制，也就是Q3和Q4的Ice的限制。必要的時候可以在R4上面并聯(lián)加速電容。

這個電路提供了如下的特性：

1，用低端電壓和PWM驅(qū)動高端MOS管。

2，用小幅度的PWM信號驅(qū)動高gate電壓需求的MOS管。

3，gate電壓的峰值限制

4，輸入和輸出的電流限制

5，通過使用合適的電阻，可以達到很低的功耗。

6，PWM信號反相。NMOS并不需要這個特性，可以通過前置一個反相器來解決。

在設(shè)計便攜式設(shè)備和無線產(chǎn)品時，提高產(chǎn)品性能、延長電池工作時間是設(shè)計人員需要面對的兩個問題。DC-DC轉(zhuǎn)換器具有效率高、輸出電流大、靜態(tài)電流小等優(yōu)點，非常適用于為便攜式設(shè)備供電。目前DC-DC轉(zhuǎn)換器設(shè)計技術(shù)發(fā)展主要趨勢有：（1）高頻化技術(shù)：隨著開關(guān)頻率的提高，開關(guān)變換器的體積也隨之減小，功率密度也得到大幅提升，動態(tài)響應(yīng)得到改善。小功率DC-DC轉(zhuǎn)換器的開關(guān)頻率將上升到兆赫級。（2）低輸出電壓技術(shù)：隨著半導(dǎo)體制造技術(shù)的不斷發(fā)展，微處理器和便攜式電子設(shè)備的工作電壓越來越低，這就要求未來的DC-DC變換器能夠提供低輸出電壓以適應(yīng)微處理器和便攜式電子設(shè)備的要求。

這些技術(shù)的發(fā)展對電源芯片電路的設(shè)計提出了更高的要求。首先，隨著開關(guān)頻率的不斷提高，對于開關(guān)元件的性能提出了很高的要求，同時必須具有相應(yīng)的開關(guān)元件驅(qū)動電路以保證開關(guān)元件在高達兆赫級的開關(guān)頻率下正常工作。其次，對于電池供電的便攜式電子設(shè)備來說，電路的工作電壓低（以鋰電池為例，工作電壓2.5～3.6V），因此，電源芯片的工作電壓較低。

MOS管具有很低的導(dǎo)通電阻，消耗能量較低，在目前流行的高效DC－DC芯片中多采用MOS管作為功率開關(guān)。但是由于MOS管的寄生電容大，一般情況下NMOS開關(guān)管的柵極電容高達幾十皮法。這對于設(shè)計高工作頻率DC－DC轉(zhuǎn)換器開關(guān)管驅(qū)動電路的設(shè)計提出了更高的要求。

在低電壓ULSI設(shè)計中有多種CMOS、BiCMOS采用自舉升壓結(jié)構(gòu)的邏輯電路和作為大容性負載的驅(qū)動電路。這些電路能夠在低于1V電壓供電條件下正常工作，并且能夠在負載電容1～2pF的條件下工作頻率能夠達到幾十兆甚至上百兆赫茲。本文正是采用了自舉升壓電路，設(shè)計了一種具有大負載電容驅(qū)動能力的，適合于低電壓、高開關(guān)頻率升壓型DC－DC轉(zhuǎn)換器的驅(qū)動電路。電路基于Samsung AHP615 BiCMOS工藝設(shè)計并經(jīng)過Hspice仿真驗證，在供電電壓1.5V ，負載電容為60pF時，工作頻率能夠達到5MHz以上。

自舉升壓電路

自舉升壓電路的原理圖如圖1所示。所謂的自舉升壓原理就是，在輸入端IN輸入一個方波信號，利用電容Cboot將A點電壓抬升至高于VDD的電平，這樣就可以在B端輸出一個與輸入信號反相，且高電平高于VDD的方波信號。具體工作原理如下。

當VIN為高電平時，NMOS管N1導(dǎo)通，PMOS管P1截止，C點電位為低電平。同時N2導(dǎo)通，P2的柵極電位為低電平，則P2導(dǎo)通。這就使得此時A點電位約為VDD，電容Cboot兩端電壓UC≈VDD。由于N3導(dǎo)通，P4截止，所以B點的電位為低電平。這段時間稱為預(yù)充電周期。

當VIN變?yōu)榈碗娖綍r，NMOS管N1截止，PMOS管P1導(dǎo)通，C點電位為高電平，約為VDD。同時N2、N3截止，P3導(dǎo)通。這使得P2的柵極電位升高，P2截止。此時A點電位等于C點電位加上電容Cboot兩端電壓，約為2VDD。而且P4導(dǎo)通，因此B點輸出高電平，且高于VDD。這段時間稱為自舉升壓周期。

實際上，B點電位與負載電容和電容Cboot的大小有關(guān)，可以根據(jù)設(shè)計需要調(diào)整。具體關(guān)系將在介紹電路具體設(shè)計時詳細討論。在圖2中給出了輸入端IN電位與A、B兩點電位關(guān)系的示意圖。

驅(qū)動電路結(jié)構(gòu)

圖3中給出了驅(qū)動電路的電路圖。驅(qū)動電路采用Totem輸出結(jié)構(gòu)設(shè)計，上拉驅(qū)動管為NMOS管N4、晶體管Q1和PMOS管P5。下拉驅(qū)動管為NMOS管N5。圖中CL為負載電容，Cpar為B點的寄生電容。虛線框內(nèi)的電路為自舉升壓電路。

本驅(qū)動電路的設(shè)計思想是，利用自舉升壓結(jié)構(gòu)將上拉驅(qū)動管N4的柵極（B點）電位抬升，使得UB>VDD+VTH ，則NMOS管N4工作在線性區(qū)，使得VDSN4 大大減小，最終可以實現(xiàn)驅(qū)動輸出高電平達到VDD。而在輸出低電平時，下拉驅(qū)動管本身就工作在線性區(qū)，可以保證輸出低電平位GND。因此無需增加自舉電路也能達到設(shè)計要求。

考慮到此驅(qū)動電路應(yīng)用于升壓型DC－DC轉(zhuǎn)換器的開關(guān)管驅(qū)動，負載電容CL很大，一般能達到幾十皮法，還需要進一步增加輸出電流能力，因此增加了晶體管Q1作為上拉驅(qū)動管。這樣在輸入端由高電平變?yōu)榈碗娖綍r，Q1導(dǎo)通，由N4、Q1同時提供電流，OUT端電位迅速上升，當OUT端電位上升到VDD－VBE時，Q1截止，N4繼續(xù)提供電流對負載電容充電，直到OUT端電壓達到VDD。

在OUT端為高電平期間，A點電位會由于電容Cboot 上的電荷泄漏等原因而下降。這會使得B點電位下降，N4的導(dǎo)通性下降。同時由于同樣的原因，OUT端電位也會有所下降，使輸出高電平不能保持在VDD。為了防止這種現(xiàn)象的出現(xiàn)，又增加了PMOS管P5作為上拉驅(qū)動管，用來補充OUT端CL的泄漏電荷，維持OUT端在整個導(dǎo)通周期內(nèi)為高電平。

驅(qū)動電路的傳輸特性瞬態(tài)響應(yīng)在圖4中給出。其中（a）為上升沿瞬態(tài)響應(yīng)，（b）為下降沿瞬態(tài)響應(yīng)。從圖4中可以看出，驅(qū)動電路上升沿明顯分為了三個部分，分別對應(yīng)三個上拉驅(qū)動管起主導(dǎo)作用的時期。1階段為Q1、N4共同作用，輸出電壓迅速抬升，2階段為N4起主導(dǎo)作，使輸出電平達到VDD，3階段為P5起主導(dǎo)作用，維持輸出高電平為VDD。而且還可以縮短上升時間，下降時間滿足工作頻率在兆赫茲級以上的要求。

需要注意的問題及仿真結(jié)果

電容Cboot的大小的確定

Cboot的最小值可以按照以下方法確定。在預(yù)充電周期內(nèi)，電容Cboot 上的電荷為VDDCboot 。在A點的寄生電容（計為CA）上的電荷為VDDCA。因此在預(yù)充電周期內(nèi)，A點的總電荷為

Q_{A1}=V_{DD}C_{boot}+V_{DD}C_{A} （1）

B點電位為GND，因此在B點的寄生電容Cpar上的電荷為0。

在自舉升壓周期，為了使OUT端電壓達到VDD，B點電位最低為VB＝VDD+Vthn。因此在B點的寄生電容Cpar上的電荷為

Q_{B}=(V_{DD}+V_{thn})Cpar （2）

忽略MOS管P4源漏兩端壓降，此時Cboot上的電荷為VthnCboot ，A點寄生電容CA的電荷為（VDD+Vthn）CA。A點的總電荷為

QA2=V_{thn}C_{BOOT}+(V_{DD}+V_{thn})C_{A} （3）

同時根據(jù)電荷守恒又有

Q_{B}=Q_{A}-Q_{A2} （4）

綜合式（1）～（4）可得

C_{boot}=frac{V_{DD}+V_{thn}}{v_{DD}-v_{thn}}Cpar+frac{v_{thn}}{v_{DD}-v_{thn}}C_{A}=frac{V_{B}}{v_{DD}-v_{thn}}Cpar+frac{V_{thn}}{v_{DD}-v_{thn}}C_{A} （5）

從式（5）中可以看出，Cboot隨輸入電壓變小而變大，并且隨B點電壓VB變大而變大。而B點電壓直接影響N4的導(dǎo)通電阻，也就影響驅(qū)動電路的上升時間。因此在實際設(shè)計時，Cboot的取值要大于式（5）的計算結(jié)果，這樣可以提高B點電壓，降低N4導(dǎo)通電阻，減小驅(qū)動電路的上升時間。

P2、P4的尺寸問題

將公式（5）重新整理后得：

V_{B}=({V_{DD}-V_{thn})frac{C_{boot}}{Cpar}-V_{thn}frac{C_{A}}{Cpar} （6）

從式（6）中可以看出在自舉升壓周期內(nèi)， A、B兩點的寄生電容使得B點電位降低。在實際設(shè)計時為了得到合適的B點電位，除了增加Cboot大小外，要盡量減小A、B兩點的寄生電容。 在設(shè)計時，預(yù)充電PMOS管P2的尺寸盡可能的取小，以減小寄生電容CA。而對于B點的寄生電容Cpar來說，主要是上拉驅(qū)動管N4的柵極寄生電容，MOS管P4、N3的源漏極寄生電容只占一小部分。我們在前面的分析中忽略了P4的源漏電壓，因此設(shè)計時就要盡量的加大P4的寬長比，使其在自舉升壓周期內(nèi)的源漏電壓很小可以忽略。但是P4的尺寸以不能太大，要保證P4的源極寄生電容遠遠小于上拉驅(qū)動管N4的柵極寄生電容。

阱電位問題

如圖3所示，PMOS器件P2、P3、P4的N-well連接到了自舉升壓節(jié)點A上。這樣做的目的是，在自舉升壓周期內(nèi)，防止他們的源/漏--阱結(jié)導(dǎo)通。而且這還可以防止在源/漏--阱正偏時產(chǎn)生由寄生SRC引起的閂鎖現(xiàn)象。

上拉驅(qū)動管N4的阱偏置電位要接到它的源極，最好不要直接接地。這樣做的目的是消除襯底偏置效應(yīng)對N4的影響。

Hspice仿真驗證結(jié)果

驅(qū)動電路基于Samsung AHP615 BiCMOS工藝設(shè)計并經(jīng)過Hspice仿真驗證。在表1中給出了電路在不同工作電壓、不同負載條件下的上升時間tr和下降時間tf 的仿真結(jié)果。在圖5中給了電路工作在輸入電壓1.5V、工作頻率為5MHz、負載電容60pF條件下的輸出波形。

結(jié)合表1和圖5可以看出，此驅(qū)動電路能夠在工作電壓為1.5V，工作頻率為5MHz，并且負載電容高達60pF的條件下正常工作。它可以應(yīng)用于低電壓、高工作頻率的DC－DC轉(zhuǎn)換器中作為開關(guān)管的驅(qū)動電路。

結(jié)論

本文采用自舉升壓電路，設(shè)計了一種BiCMOS Totem結(jié)構(gòu)的驅(qū)動電路。該電路基于Samsung AHP615 BiCMOS工藝設(shè)計，可在1.5V電壓供電條件下正常工作，而且在負載電容為60pF的條件下，工作頻率可達5MHz以上。