一種采用分離柵極閃存單元實(shí)現(xiàn)可編程邏輯陣列的新型測(cè)試結(jié)構(gòu)

　　簡(jiǎn)介

　　大多數(shù)可編程陣列使用易失性存儲(chǔ)器SRAM作為配置數(shù)據(jù)存儲(chǔ)元件。最近，有人嘗試使用非易失性存儲(chǔ)器(NVM)替代SRAM。基于NVM的FPGA是嵌入式IP應(yīng)用的理想選擇，其架構(gòu)和許多增強(qiáng)功能可改善芯片集成度、IP使用率和測(cè)試時(shí)間。Robert Lipp等人提出了一種采用淺溝槽隔離(STI)工藝的高壓三阱EEPROM檢測(cè)方案。為了能及時(shí)編程，使用此方法的開(kāi)關(guān)器件需要高于±16V的電壓。Kyung Joon Han等人通過(guò)用深溝槽隔離工藝替代高壓三阱工藝對(duì)此方案進(jìn)行了改進(jìn)。但是，深溝槽NVM器件操作采用FN隧穿，需要在柵極和通道之間分離±10V的電壓。此分離電壓操作需要三阱工藝。

　　本文首次提出了一種新型測(cè)試結(jié)構(gòu)，采用雙分離柵極閃存單元?jiǎng)?chuàng)建配置元件。SST的分離柵極閃存單元作為嵌入式應(yīng)用的領(lǐng)先NVM解決方案而被業(yè)內(nèi)熟知，這歸功于其與代工廠提供的基線邏輯工藝的兼容集成、低功耗且高度可靠的厚氧化層多晶硅間擦除、非常有效的源極側(cè)通道熱電子(SSCHE)注入編程、低電壓讀操作以及高耐用能力。因此，SCE技術(shù)消除了對(duì)三阱工藝的需求以及傳感和SRAM電路，這通過(guò)使用SST的分離柵極閃存技術(shù)來(lái)實(shí)現(xiàn)，該技術(shù)符合標(biāo)準(zhǔn)CMOS工藝并采用分離柵極存儲(chǔ)器單元來(lái)存儲(chǔ)配置數(shù)據(jù)和直接配置邏輯陣列(SLA)開(kāi)關(guān)元件。此外，SCE還繼承了上述分離柵極閃存所具備的技術(shù)優(yōu)勢(shì)。