基于多環(huán)鎖相寬帶細(xì)步進(jìn)頻率合成器的設(shè)計(jì)

鎖相環(huán)

鎖相環(huán)

式中，PNSYNTH為頻率合成器帶內(nèi)相位噪聲，PNTOT為鎖相環(huán)芯片底噪。
為保證能夠得到較高的頻率分辨率，一般只能通過降低鑒相頻率實(shí)現(xiàn)，造成N值加大，由(1)式可知，相位噪聲將惡化。因此，對于單環(huán)鎖相頻率合成器，相位噪聲和頻率分辨率是相互制約的指標(biāo)。
1．2 直接數(shù)字頻率合成器
直接數(shù)字頻率合成器(DDS)由相位累加器，波形存儲器，數(shù)模轉(zhuǎn)換器，低通濾波器和參考時(shí)鐘五部分，如圖2所示。在參考時(shí)鐘的控制下，相位累加器對頻率控制字K進(jìn)行線性累加，得到的相位碼對波形存儲器尋址，使之輸出相應(yīng)的幅度碼，進(jìn)過數(shù)模變換器得到相對應(yīng)的階梯波，最后經(jīng)低通濾波器得到連續(xù)變化的所需頻率的波形。

DDS利用了相位反饋控制原理控制頻率輸出，不需要外部輔助頻率捕獲，易于集成，可實(shí)現(xiàn)很高的頻率分辨率，但是工作頻率有限，雜散水平較難控制。因此，將PLL和DDS組合起來，綜合運(yùn)用兩者的優(yōu)勢，可以既保證高頻率輸出，又能實(shí)現(xiàn)很高的頻率分辨率。
1．3 多環(huán)鎖相頻率合成器
多環(huán)鎖相頻率合成器有多種組成結(jié)構(gòu)，包括PLL組合、DDS+PLL等，其中DDS+PLL的結(jié)構(gòu)因頻率分辨率高和低相噪等優(yōu)點(diǎn)，應(yīng)用最為廣泛。本文中選用的實(shí)現(xiàn)結(jié)構(gòu)的設(shè)計(jì)思想是，利用DDS產(chǎn)生基帶信號，經(jīng)與PLL兩次混頻擴(kuò)頻，產(chǎn)生寬頻帶的高分辨率參考信號，進(jìn)入鎖相環(huán)倍頻拓寬輸出頻率范圍，同時(shí)利用的PLL良好的窄帶載波跟蹤特性對DDS參考信號的雜散分量進(jìn)行跟蹤濾波器，最終實(shí)現(xiàn)低相噪寬帶細(xì)步進(jìn)頻綜輸出。

2 多環(huán)鎖相寬帶頻綜設(shè)計(jì)方案
2．1 設(shè)計(jì)目標(biāo)
下面以1個(gè)工程實(shí)例為目標(biāo)，介紹基于DDS+PLL多環(huán)鎖相技術(shù)設(shè)計(jì)寬帶頻綜的工作原理。該工程實(shí)例的主要技術(shù)指標(biāo)要求為：
輸出頻率：10～13 GHz；
頻率步進(jìn)：10 kHz；
輸出功率：>12d Bm；
相位噪聲：≤-90 dBc／Hz@1 kHz；
≤-90 dBc／Hz@10 kHz；
諧波抑制：-15 dBc；
雜散抑制：-65 dBc；
2．2 設(shè)計(jì)方案
經(jīng)分析，同時(shí)滿足細(xì)頻率步進(jìn)和低相位噪聲、低雜散是設(shè)計(jì)難點(diǎn)。文中采用DDS+PLL多環(huán)鎖相頻率合成技術(shù)實(shí)現(xiàn)，工作原理如圖3所示。

這是由多個(gè)鎖相環(huán)組成的電路結(jié)構(gòu)。環(huán)路A為直接數(shù)字頻率合成環(huán)路，主要功能是產(chǎn)生步進(jìn)細(xì)調(diào)的頻綜基帶，通過DDS產(chǎn)生步進(jìn)10 kHz、帶寬100 MHz的基帶頻率信號；環(huán)路B為鎖相點(diǎn)頻源，產(chǎn)生S波段低相噪點(diǎn)頻，通過與DDS信號混頻，把細(xì)步進(jìn)基帶頻譜搬移到S波段，帶寬不變；環(huán)路C為鎖相頻綜，產(chǎn)生L波段步進(jìn)100 MHz的大步進(jìn)頻綜，與第一級混頻輸出信號再次混頻，將窄帶細(xì)步進(jìn)信號擴(kuò)頻，輸出帶寬可大幅提高。環(huán)路D為通過鎖相倍頻N倍，實(shí)現(xiàn)X波段的寬帶細(xì)步進(jìn)頻綜輸出。輸出信號與各功能環(huán)輸出信號的關(guān)系為：
fout=[(fDDS+fLO1)-fLO2]xN (2)
該多環(huán)電路結(jié)構(gòu)的主要優(yōu)點(diǎn)是通過對DDS基帶信號的多級混頻，最終實(shí)現(xiàn)了寬頻段細(xì)步進(jìn)的覆蓋。同時(shí)，通過合理的頻段分配，將各個(gè)鎖相環(huán)路的倍頻次數(shù)N控制在相對較低的水平，使相位噪聲的惡化量較小，保證了各個(gè)鎖相環(huán)及最終輸出信號相位噪聲的良好水平。
輸出信號的相位噪聲由單環(huán)A、B、C的相位噪聲和鎖相倍頻環(huán)D的倍頻次數(shù)決定。A、B、C環(huán)中，輸出相位噪聲由輸出頻率最高的B環(huán)(輸出頻率3．6 GHz)決定。鑒相器底噪為-233 dBc／Hz@10 kHz，鑒相頻率100 MHz，反饋分頻比N=3 600／100=36，根據(jù)(1)式可以估算，B環(huán)輸出信號相位噪聲為-233+10lg(100x106)+20lg72=-120 dBc(離載波10 kHz處)。環(huán)路D最大倍頻次數(shù)約為6，最終輸出相位噪聲為-120dBc+20lg6=-104 dBc／Hz?？紤]閃爍噪聲和電路中其他器件熱噪聲及工程實(shí)現(xiàn)性，實(shí)際信號輸出滿足-90 dBc／Hz@1 kHz@10 kHz的指標(biāo)要求。

3 多環(huán)鎖相寬帶頻綜的電路設(shè)計(jì)與仿真
3．1 DDS電路設(shè)計(jì)
環(huán)路A采用了采用高性能DDS芯片AD9912。AD9912內(nèi)置14 bit DAC；支持高達(dá)1GPS的采樣速率；采用1．8 V和3．3 V電源供電，在器件性能大幅提高的前提下也極大地降低了器件功耗；能夠生成高達(dá)400 MHz的捷變頻率正弦波形，最高頻率分辨率達(dá)到4μHz。目前AD9912已廣泛用于頻率合成器、時(shí)鐘發(fā)生器、雷達(dá)以及各類測量裝置等。
在環(huán)路A的設(shè)計(jì)中，100 MHz參考信號通過鎖相環(huán)倍頻至1 GHz，提供DDS參考時(shí)鐘，在頻率控制碼控制下實(shí)現(xiàn)細(xì)步進(jìn)基帶輸出。
3．2 鎖相環(huán)電路設(shè)計(jì)
鎖相環(huán)路B、C采用了HITTITE公司的數(shù)字鎖相環(huán)芯片HMC440。該芯片具有很低噪聲基底(-233 dBc／Hz@10kHz)和很高的鑒相頻率(1 300 MHz)，集成5 bit數(shù)控程序分頻器，在本方案中的環(huán)路B、C使用，用于產(chǎn)生超低相位噪聲的fLO1和fLO2。