基于FPGA 和USB2.0 的高精度數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

　　0 引言

　　隨著數(shù)字通信技術(shù)的逐步發(fā)展，高速數(shù)據(jù)采集系統(tǒng)已經(jīng)逐步取代傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)，其廣泛應(yīng)用在眾多場(chǎng)合。新一代可編程邏輯器件FPGA 都擁有較多的IO 端口以及強(qiáng)大的數(shù)據(jù)處理能力，這也為高速高精度數(shù)據(jù)采集系統(tǒng)的研發(fā)提供了基礎(chǔ)條件。

　　1 工作原理

　　本文設(shè)計(jì)的數(shù)據(jù)采集卡硬件原理框圖1 如下所示。

　　如圖1 所示，前端模擬電路將外界的模擬信號(hào)轉(zhuǎn)化成為ADC能夠接收到的數(shù)據(jù)格式；高速時(shí)鐘電路提供500MHz 的高速時(shí)鐘，ADC 在此時(shí)鐘作用下，進(jìn)行ADC 變換。在整個(gè)數(shù)據(jù)采集卡中，F(xiàn)PGA 是進(jìn)行采集控制，以及數(shù)據(jù)接收的核心。FPGA 按照1 :4 的比率對(duì)將接收到的500MHz 的LVDS 差分?jǐn)?shù)據(jù)流進(jìn)行分流和降速。

　　數(shù)據(jù)分流之后由于數(shù)據(jù)速率與USB 接口數(shù)據(jù)傳輸速度不同，所以還要進(jìn)行FIFO 緩沖。FIFO 的寫(xiě)時(shí)鐘與串行收發(fā)器保持同步，當(dāng)FIFO 緩沖器被寫(xiě)滿之后，由FPGA 讀取FIFO 緩沖器中的數(shù)據(jù)，并且將數(shù)據(jù)通過(guò)USB 接口芯片傳輸?shù)缴衔粰C(jī)中進(jìn)行顯示或者存儲(chǔ)。

　　2 系統(tǒng)設(shè)計(jì)

　　數(shù)據(jù)采集卡主要包括高速A/D 轉(zhuǎn)換模塊、FPGA 主控模塊和USB 接口電路三個(gè)模塊。

　　2.1 高速A/D 轉(zhuǎn)換模塊

　　ADC 芯片作為模數(shù)轉(zhuǎn)換的核心，設(shè)計(jì)采用TI 公司推出的ADS5463,其采用流水線型結(jié)構(gòu)，最高采樣速度500MSPS,精度12位，擁有高速差分?jǐn)?shù)字接口LVDS.

　　對(duì)于高速ADC 采樣電路，模擬信號(hào)輸入接口的設(shè)計(jì)不僅要保證足夠的傳輸帶寬而且要完成將單端的輸入信號(hào)變成差分信號(hào)的功能。本設(shè)計(jì)使用射頻變壓器將單端輸入轉(zhuǎn)換為差分輸入，并通過(guò)TI 公司生產(chǎn)的可級(jí)聯(lián)中頻放大器THS9001 芯片實(shí)現(xiàn)中頻信號(hào)放大的功能。

　　在A/D 轉(zhuǎn)換模塊中，采樣始終的質(zhì)量非常重要。在本文的設(shè)計(jì)中，采用了鎖相環(huán)芯片CDCM61001 生成采樣時(shí)鐘，并利用FPGA內(nèi)部PLL 資源倍頻生成采樣時(shí)鐘作為備用的采樣時(shí)鐘。本設(shè)計(jì)是用25M 的時(shí)鐘倍頻20 倍生成500M 以LVPECL 格式的差分電平形式。

　　高速A/D 轉(zhuǎn)換模塊的原理圖如圖2 所示：

　　2.2 FPGA 主控模塊

　　FPGA 是整個(gè)采集模塊的控制核心，其主要的功能是接收數(shù)據(jù)，并且對(duì)數(shù)據(jù)進(jìn)行降速、分流以及緩沖，并且將數(shù)據(jù)傳通過(guò)USB接口傳輸給上位機(jī)。在本文的設(shè)計(jì)設(shè)計(jì)中，選擇Cyclone II 系列的EP2C35F672C6,它屬于一款中等密度的FPGA,相比較于ASIC低得多的成本在單片機(jī)上實(shí)現(xiàn)復(fù)雜的數(shù)字系統(tǒng)。

設(shè)計(jì)使用FPGA 的Bank3 和Bank4 接收來(lái)自ADS5463 輸出的高速LVDS 數(shù)據(jù)，包括DRY（數(shù)據(jù)輸出準(zhǔn)備好）以及OVR（數(shù)據(jù)溢出位）。Bank5 和Bank6 用于USB 接口芯片的控制，其余BANK 留作擴(kuò)展之用。

　　在FPGA 主控模塊中，AD 輸出信號(hào)和時(shí)鐘信號(hào)被傳輸?shù)紽PGA 中的DIFFIO_RX p/n 通道上。其中p 表示正差分通道信號(hào)，而n 表示負(fù)差分通道信號(hào)。在這部分的軟件設(shè)計(jì)中，使用altvds模塊接收ADC 的輸出數(shù)字信號(hào)、始終信號(hào)，并且利用DMUX 對(duì)數(shù)據(jù)流進(jìn)行串行- 并行轉(zhuǎn)換，以方便對(duì)輸入信號(hào)的后續(xù)操作。

　　數(shù)據(jù)流在DMUX 模塊的仿真結(jié)果如圖3 所示。

　　如圖3 所示，Data_in 是一路500MHz 的數(shù)據(jù)流，而dout1,2,3,4 為Data_in 通過(guò)DMUX 進(jìn)行降速和分流之后的結(jié)果。從圖中可以看出，500MHz 的高速數(shù)據(jù)流經(jīng)過(guò)DMUX 降速、分流之后的輸出較干凈、平滑，在高速狀態(tài)下，達(dá)到這種結(jié)果是比較理想的，對(duì)系統(tǒng)設(shè)計(jì)上也是很有利的。