分析寬帶系統(tǒng)互聯(lián)中的串行選擇

　　如果您的SoC有多條DRAM總線，或者您使用一片F(xiàn)PGA,那么這些大量數(shù)據(jù)流的一種選擇是把DRAM接口作為I/O通道使用。在最近的DesignCon大會上一次有趣的研討中，Synopsys首席工程師John Ellis在“推動移動存儲器的應(yīng)用超越智能電話領(lǐng)域”一文中探討了以這類方式來使用新LPDDR3接口的可能性。Ellis解釋說，JEDEC專門為智能電話應(yīng)用SoC及其主存儲器之間的超短距離寬帶連接設(shè)計了LPDDR3,特別是不超過一厘米的距離，針對連接，優(yōu)化了SoC和DRAM封裝的引腳布局。在這一應(yīng)用中，總線能夠以相對較低的功耗承載非常高的數(shù)據(jù)速率，甚至不需要匹配電阻。但是，Ellis指出，這一應(yīng)用并不是使用總線的唯一方法。

　　Ellis說，在理想的配置中，總線可以工作在1067 MHz.“理想”包括大約1 cm的長度，寫調(diào)平和地址/控制位去偏移、阻抗匹配走線，以及足夠的電源和地引腳等。但是，Ellis的仿真表明，降低頻率，采用較小的遠(yuǎn)端匹配電阻，以及仔細(xì)的進(jìn)行布線后，總線工作長度可以延長到8至10 cm.

　　因此，有好消息也有不太好的消息。好消息是LPDDR3可以用于各種互聯(lián)任務(wù)中，不僅僅是靠近SoC的DRAM.距離較長時，總線還可以用于子系統(tǒng)之間的鏈路。不太好的消息是，要綜合考慮距離和帶寬，這都取決于電路板的物理設(shè)計。

　　串行選擇

　　對于子系統(tǒng)內(nèi)部鏈路，由于帶寬需求增大，并行總線頻率和距離折中的方法帶來了更嚴(yán)重的問題。在某些點，需要給出一些解決方法。Altera工程師Kaushik Mittra指出，“隨著帶寬的增大，在某些點，您不得不放棄并行總線。長度也是一個因素。如果一條寬總線的運(yùn)行頻率非常高，在大約40英寸時，走線之間的時序偏移占據(jù)了大部分總線周期時間。這根本無法工作?！蔽覀冊趫D2中描述了這一點。

圖2.在快速并行總線上，比特間偏移會導(dǎo)致無法正常工作

　　通過使用足夠高的時鐘頻率，非常注意阻抗匹配、走線匹配，以及供電方法，在較短的芯片至芯片連接上，同步并行總線可實現(xiàn)較大的帶寬。如果電路板布板被改變了，在稍長的距離上，相同的設(shè)計就有可能失敗。

　　而解決方法是高速串行鏈路。采用商用器件，單條通路工作速率可以高達(dá)28 Gbps,因此幾條通路可以承載速率很高的數(shù)據(jù)流，作為高速寬帶并行總線使用。由于每一條通路都是獨立的，其時鐘藏在數(shù)據(jù)流中，因此，不需要處理偏移問題，極大地簡化了布線問題。而且，正如Altera現(xiàn)場應(yīng)用工程師Susannah Martin所指出的，即使是并行總線能夠工作在相似的環(huán)境下，幾條串行通路的引腳和電路板成本要比同等并行總線低得多。

　　好在您所需要的高速串行互聯(lián)硬件已經(jīng)由您選擇的SoC提供了。很多ASSP甚至是某些高級MCU都有1 Gbps以太網(wǎng)（GbE）或者10GbE端口，在某些情況下，還有PCIe端口，所有這些都可以用在芯片至芯片應(yīng)用中。即使是低端FPGA現(xiàn)在都有通用多千兆位收發(fā)器，您可以定制這些收發(fā)器以滿足您的鏈路需求。而且，Mittra指出，某些芯片包括了芯片至芯片串行鏈路，符合特殊應(yīng)用環(huán)境的標(biāo)準(zhǔn)要求。一個例子是網(wǎng)絡(luò)環(huán)境下的Interlaken.

　　延時問題

　　在串行鏈路上承載子系統(tǒng)之間的寬帶數(shù)據(jù)流有很多優(yōu)勢。Martin指出，除了上面提到的低成本，還能夠大幅度降低功耗。但是也有一個問題。Martin提示說，與直接并行連接相比，消息排隊、串化和傳輸，最終在遠(yuǎn)端解串化和重新構(gòu)建消息這一過程會顯著增加端到端延時。在某些系統(tǒng)中，可能需要重新組織邏輯以解決這一延時問題。

　　這些問題并不意味著您在彼此異步的子系統(tǒng)之間只能使用串行連接。鏈路的最大端到端延時只要在系統(tǒng)總時序要求范圍內(nèi)，您就可以使用串行鏈路來實現(xiàn)子系統(tǒng)之間的傳輸。您的確需要使用某些可靠的方法在遠(yuǎn)端重新同步數(shù)據(jù)，但是這一問題與您使用其他的時鐘域交叉方法完全不同。實際上，如果需要，通過仔細(xì)的設(shè)計，您甚至可以使用狀態(tài)機(jī)內(nèi)部的串行鏈路。

　　這樣，還帶來了另一種可能性。目前為止，我們已經(jīng)討論了采用串行鏈路來替代并行總線。但是，您只要仔細(xì)的理解了時序問題，也可以將一組獨立的異步I/O引腳匯集成串行鏈路。實際上，某些基于FPGA的邏輯仿真系統(tǒng)使用了這一方法來劃分兩個或者多個內(nèi)部FPGA之間的邏輯云。

　　另一種解決方案

　　在以供應(yīng)商設(shè)計的ASSP和MCU為主的環(huán)境下，系統(tǒng)互聯(lián)體系結(jié)構(gòu)的范圍似乎已經(jīng)規(guī)定好了。但實際上，作為一名系統(tǒng)設(shè)計人員，您的確還很大的自由度。您當(dāng)然可以選擇您所設(shè)計好的芯片。一旦您確定使用SoC,您可以重新使用芯片提供的I/O,根據(jù)系統(tǒng)需求來使用它們，而不是限于芯片設(shè)計人員所提供的使用方法。您還可以選擇使用可編程邏輯器件，完全控制互聯(lián)體系結(jié)構(gòu)。

　　通過這種自由選擇，隨著子系統(tǒng)之間鏈路帶寬的增大，多千兆位串行互聯(lián)將會扮演越來越重要的角色。在很多情況下，SoC已經(jīng)有了收發(fā)器，F(xiàn)PGA當(dāng)然也有。還有可靠的信號完整性、成本和功耗優(yōu)勢。采用一些幾乎封裝好的串行鏈路布板，最終的電路板將多層結(jié)構(gòu)的布板難題變?yōu)橄鄬唵蔚脑O(shè)計。在一些高性能應(yīng)用中，高速串行鏈路I/O已經(jīng)替代了并行總線，未來的應(yīng)用會更加廣泛。