SDH中E1接口分接復用器VHDL設計及FPGA實現

為擴大數字通信系統(tǒng)的傳輸容量，信道上的信號都是在發(fā)送端分接，在接收端復接。在通信接口電路中能完成這一功能的電路就叫作分接復用器。
該分接復用器提供了標準的E1接口可供SDH系統(tǒng)方便使用。在點到點通信時，采用該分接復用器可以使系統(tǒng)速率提高到N(N為1、2、3等)倍E1速率以上。當用戶需求速率超過E1速率但又達不到34.368Mbps的VC-3速率時，一個好的方法就是采用E1分接復用器接口電路。比如以太網通信需要10Mbps的速率時，采用該分接復用器，取N＝７就可實現通信要求。
針對目前國內SDH系統(tǒng)中還沒有一個專門的E1分接復用芯片，本文介紹一種用高級硬件描述語言VHDL 及狀態(tài)轉移圖完成該分接復用器的設計的新型設計方法及其FPGA實現。并給出了用XiliNx FouNdATION tools EDA軟件設計的電路仿真波形及SpartaN XCS30XL完成FPGA實現的結果。

1 數字分接復用器結構原理

本數字分接復用器的功能是：在發(fā)送端把12Mbps經過編碼的有幀結構的EtherNet以太網碼流分接為7路標準E1接口速率數據流，SDH設備再把這７路數據映射到155Mbps的速率上去并通過光纖傳輸到下一個SDH設備；在接收端由SDH設備從155Mbps的數據流中取出７路標準E1速率數據正確恢復為原來的12Mbps的EtherNet以太網碼流。
發(fā)送端12Mbps有幀結構數據幀間由全1空閑碼填充。從數字分接復用器發(fā)送端輸出的７路E1數據由于傳輸處理過程中路由不同，必然會造成7 路E1數據在傳輸過程中的各路時延不一致，這就使得各路數據不同步。在設計中如何在接收端使得7路E1數據同步，從而正確恢復原發(fā)送端的12Mbps數據就成了一個難題。針對這一問題制定出了如下的解決方案。

1.1 數字分接器原理框圖及說明

如圖1所示，把數字分接器從總體上劃分為：時鐘產生、幀頭/幀尾檢測、串并變換、固定插零、FIFO插入SYNC五個模塊。 在發(fā)送端，分接器的時鐘產生電路把14Mbps系統(tǒng)時鐘XCLK轉變?yōu)?2Mbps時鐘，用這一時鐘對端口來的12Mbps成幀數據DATAIN做幀頭1100010001/幀尾1000000001檢測，檢測出幀頭后再做串/并變換操作，這樣就初步完成了分接器的功能。但是，為了使數字復接器能正確復接就需要在分接器輸出的7路數據中分別插入同步頭SYNC0111111110。為了使數據和插入的SYNC區(qū)別開來，須要在7路數據中每隔7bit就固定地插入"0"。這樣，就保證了插入的SYNC不會與正常的數據相混淆，從而也使得分接出的7路數據變?yōu)闃藴实腅1數據。

1.2 數字復接器原理框圖及說明
數字復接器原理框圖如圖2所示。

與分接器相呼應，可把復接器從總體上劃分為：SYNC檢測、SYNC扣除、并/串轉換、扣除零、幀頭/幀尾檢測5個模塊。
在接收端，復接器的SYNC檢測模塊在7路E1數據流中分別檢測出7個SYNC。通過SYNC扣除模塊扣除在分接器中插入的SYNC，并使得7路E1數據同步。之后，就可以對這7路E1數據進行并/串轉換了。對于轉換后的14Mbps數據還需要扣除在分接器中固定插入的零。根據要求對于12Mbps的數據再一次做幀頭/幀尾檢測以便在兩幀數據之間插入全"1"的空閑碼。這樣就正確恢復出發(fā)送端的12Mbps碼流。
在發(fā)送端和接收端所有SYNC的處理都用FIFO技術來實現。電路設計采用硬件高級描述語言VHDL和狀態(tài)機來完成，用FPGA驗證實現。為提高電路的可實現性，設計全部采用D觸發(fā)器和邏輯門來實現，并用綜合約束工具來控制FPGA內部電路的路徑延時。

2 VHDL語言設計相對于傳統(tǒng)設計的優(yōu)點
(1) 采用自頂向下(Top Down)的設計方法
與傳統(tǒng)的系統(tǒng)硬件設計從具體的設計單元開始不同，VHDL設計是從系統(tǒng)的總體要求出發(fā)，先進行系統(tǒng)建模仿真，仿真通過后再利用VHDL層次化、結構化及行為化的描述方法將各個模塊模型用可實現的VHDL電路描述替換。這對于一個非常大的硬件系統(tǒng)設計從總體上把握設計的可行性是非常重要的。
(2) 采用系統(tǒng)的早期仿真
通過對系統(tǒng)建模的早期仿真便于在系統(tǒng)設計的早期發(fā)現設計中潛在的問題，與傳統(tǒng)的自下而上設計的后期仿真相比可大大縮短系統(tǒng)設計的周期。
(3) 降低了硬件電路的設計難度
不需要象傳統(tǒng)的設計方法在設計前就要寫出電路的邏輯表達式、真值表及卡諾圖化簡，VHDL在設計計數器的時候只關心計數器的狀態(tài)就可以了。這樣也大大縮短系統(tǒng)設計的周期。這對于時間效益的現代社會是非常重要的。
(4) VHDL設計文檔的靈活性
用VHDL設計硬件電路，主要的設計文件是用VHDL編寫的源程序。如果需要也可以利用EDA軟件轉化為原理圖。另外，它資料量小，便于保存，可以方便地被其它設計所利用，可繼承性好，在源文件中可方便地加入注釋，可讀性好。