數字信號處理器的匯編程序優(yōu)化方案的研究

　　雖然目前大多數DSP都支持C語言縞程，但是在實際工程應用中，多是用C語言編寫流程控制，搭建工程框架。

　　具體的算法模塊以及比較耗時的功能模塊還是采用匯編語言來編寫。因為用匯編語言進行編程可以利用電路自身硬件結構的特點對其進行優(yōu)化與精簡，從而能夠使一些復雜的算法和功能模塊在實時性方面取得非常好的效果。文中從指令并行和軟件流水二方面出發(fā)。以ADI公司PSl01系列電路的程序為實例，概括歸納出對DSP匯編程序進行優(yōu)化的一般方法。

　　1 引言

　　數字信號處理器(DSP)相對于模擬信號處理器有很大的優(yōu)越性，表現在精度高，靈活性大，可靠性好，易于大規(guī)模集成等方面。隨著半導體制造工藝的發(fā)展和計算機體系結構的改進，數字信號處理器的功能越來越強大，對信號處理系統(tǒng)的研究重點又重新回到軟件算法上，而不再像過去那樣過多地考慮硬件的可實現性。

　　隨著DSP運算能力的不斷提高，能夠實時處理的信號帶寬也大大增加，數字信號處理的研究重點也由最初的非實時性應用轉向高速實時應用。

　　目前大多數DSP雖然都支持C語言編程，但是在實際工程應用中，最常用的方法是用C語言編寫流程控制。搭建工程框架，具體的算法模塊及比較耗時的功能模塊還是采用匯編語言來編寫。這是因為C語言雖然具有易讀性、可移植性等優(yōu)點，但是它不便于對系統(tǒng)硬件資源的直接控制，無法發(fā)揮DSP自身的特點，無法充分利用DSP系統(tǒng)結構中有限的資源。特別是在硬實時性系統(tǒng)中，用匯編語言進行編程可利用DSP自身硬件結構的特點對匯編程序進行優(yōu)化與精簡，往往能夠使一些復雜的算法和功能模塊在實時性方面取得非常好的效果。

　　2 匯編程序優(yōu)化

　　DSP的種類繁多．各類DSP都有其自身的硬件特點，而對DSP匯編程序進行優(yōu)化的過程就是根據程序自身特點充分利用DSP硬件資源的過程。因此，具體到不同的器件．其優(yōu)化方式也不盡相同。目前比較流行的大多數DSF，都支持程序并行和軟件流水，本文從這二方面出發(fā),概括歸納出對匯編程序進行優(yōu)化的一般方法。希望能夠在對不同DSP匯編程序優(yōu)化的過程中提供一些思考方式上的切人點。為了易于說明,筆者提供了一些實例，這些例子均是用AD公司TSl01系列電路的匯編語言編寫的。

　　2．1 加強程序并行

　　程序的并行是匯編優(yōu)化的關鍵。但是，在開始進行任何優(yōu)化之前,必須了解從何處著手，首先了解瓶頸在何處。軟件的某些部分可能只執(zhí)行一次(初始化)或者只執(zhí)行少數幾次，費盡心思優(yōu)化此部分代碼并非明智之舉，因為獲得的整體節(jié)省效果是微乎其微。對程序的優(yōu)化應將主要力量集中在最為費時的部分。

　　(1) 循環(huán)展開達到并行

　　通過對大量DSP程序的研究．可以發(fā)現整個程序比較耗時的部分往往是在1個或幾個大的循環(huán)中。這些循環(huán)部分又往往可分為取數、處理、儲存處理結果3個順序執(zhí)行的步驟，這3個步驟有明顯的時間先后關系．只有取了數才能處理。處理后才能存儲結果,這種時間上的相互依賴性為程序的并行帶來了非常大的困難。

　　循環(huán)展開是最常用的一種優(yōu)化技巧。1次循環(huán)處理過程中的各語句是具有很強的時間先后順序的,但是在連續(xù)2次循環(huán)過程中的各種語句卻是相互獨立的,它們是以相同的語句處理不同的數據。因此可以采用將循環(huán)次數減半,每2次(也可以是3次、4次等,應根據具體情況來確定，同時循環(huán)次數要做相應改變)循環(huán)合并為1次循環(huán)過程的方法來使程序并行,提高效率。

　　例1是一段對圖像進行二值化的代碼的主要部分．是一段2次的循環(huán),并未經過優(yōu)化；實例2是將其循環(huán)展開,2次循環(huán)過程合并為1次循環(huán)的代碼段(這里假設其每行像素個數為偶數，如果不為偶數只需在內循環(huán)外額外處理一個像素即可)；實例3是循環(huán)展開并進行優(yōu)化精簡后的代碼段。這3段代碼均用TSl01的匯編語言編寫，其中j4指向待處理的圖像；i5指向處理后的圖像；xrO、xrl分別為圖像行、列個數；xr2為二值化的閾值，像素灰度值大于或等于該值的使其等于該值，而像素灰度值小于該值的設為零。

　　實例1：

　　實例2：

　　實例3：

　　如實例3中的(1)、(2)所示，下一循環(huán)的取數和與閾值比較語句同上一循環(huán)中的指令達到了并行。分別運行實例1與實例3并計算其每個像素所花費的時間,可知實例1中平均每個像素花費7．12個時鐘周期,而實例3中平均每個像素花費5．12個時鐘周期，比優(yōu)化前少用了差不多2個時鐘周期。

　　(2)提前取數達到并行

　　在循環(huán)外提前取數,徹底打破循環(huán)中各指令間時間的先后順序,增強其獨立性并最終達到并行的目的,這也是一種常用的方法。實例4利用此種方法,在實例3的基礎上對實例1的代碼段做了進一步的優(yōu)化與精簡。

　　如實例4中所示，(1)在循環(huán)外提前進行了取數，并在(2)達到了并行，(3)、(4)對由于提前取數造成的指針移位和額外的賦值進行了修正。但是，在使用此方法進行精簡優(yōu)化時要特別注意循環(huán)結束后對指針的修正。經計算。實例4平均每個像素所花費的時間為4．18個指令周期。

　　實例4：

　　(3)改換語句達到并行

　　有時,不同的語句利用不同的硬件資源可以得到相同的結果。換一條語句執(zhí)行．改變原語句所用硬件資源。往往也能夠增加程序的并行程度。例如DSP中往往提供獨立的加法、乘法運算單元，同樣一條賦值語句可以用加0或者乘l代替，這樣就可以將原來不能并行的從內存中取數語句和對寄存器賦值語句(這兩條語句都要到總線資源)并行起來。這在許多參考資料中都可以見到。在此不再列舉具體實例。

　　(4)增加取數個數達到并行

　　某些DSP還支持聯合取數的功能，其寄存器可能是32位．但是卻支持64位數據的存取，即一條語句可完成二組數據的存取。而對這兩組數據的處理卻是相互獨立、可以并行的，利用這一功能來達到優(yōu)化,也不失為一種好方法。

　　2．2 利用軟件流水

　　流水技術是提高DSP程序執(zhí)行效率的另一種主要手段。它可以使若干條指令的不同執(zhí)行階段并行處理。有時由于相鄰的幾個指令行有可能使用相同的資源，其間又可能有相關性，從而使DSP在執(zhí)行時自動插人延遲，使DSP的運行速度比預期的慢：有時又可能由于指令本身的原因造成延時(例如跳轉指令),使得DSP的效率降低。由于流水技術本身的復雜性以及DSP硬件結構的多樣性，這里不再討論造成這種延遲的種種原因(事實上各個DSIC的使用手冊中均有詳細的說明)，只是想告訴讀者其實有時候只需要移動幾條指令的位置就可以達到優(yōu)化的目的。在這里仍繼續(xù)采用實例1的代碼段作為例子(TI公司C6000系列電路的編程更適合此例,只是其匯編指令太復雜)。

　　如實例5(1)所示，它將例3中并行的語句重新分開，變?yōu)槎l語句執(zhí)行。計算其效率可以發(fā)現平均每個像素仍然花費5．12個指令周期，與將其并行的效率相同。這是因為取數與比較這二條指令共用了同一寄存器資源xr3,造成這二條語句間插入一個指令周期的延遲，而把語句插入到這兩條指令之間,恰恰利用了這一延遲,達到了優(yōu)化的效果。

　　實例5：

　　對匯編程序進行優(yōu)化，應綜合上面提到的各種方法。首先使循環(huán)內各語句在時間關系上盡量相互獨立．然后利用種種技巧最大限度地使語句并行；最后再考慮軟件流水造成的延時，調整各條語句的位置．盡量減少延時。

　　3 結束語

　　對特定DSP匯編程序進行優(yōu)化的過程就是對其芯片結構充分熟悉利用的過程，程序優(yōu)化與精簡的程度正比于對芯片結構的熟悉程度。這是一個不斷深入、永無止境的過程。但是還應看到，在程序達到高效的同時,犧牲的是程序應有的可讀性。在軟件高度產業(yè)化的今天，程序的可讀性有時甚至比其高效性更為重要。因此如何在程序達到高效的同時盡量保證其可讀性也是在對程序進行優(yōu)化時應著重考慮的問題。