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Actel Libero IDE升級(jí)版為ProASIC Plus FPGA加速時(shí)序收斂和提升性能

作者:電子設(shè)計(jì)應(yīng)用 時(shí)間:2004-03-30 來(lái)源:電子設(shè)計(jì)應(yīng)用 收藏
公司已提升其Libero™ 集成設(shè)計(jì)環(huán)境 (IDE),讓用戶使用該公司成功以Flash為基礎(chǔ)ProASIC Plus現(xiàn)場(chǎng)可編程門陣列(FPGA)時(shí),享有更快的時(shí)序收斂特性。通過時(shí)序器引擎Timer和時(shí)序驅(qū)動(dòng)布局布線之間更緊密的集成,Libero v5.2 IDE提供的按鈕流程結(jié)果往往可以達(dá)到甚或超越客戶的要求,從而減少實(shí)現(xiàn)時(shí)序收斂所需的反復(fù)設(shè)計(jì)次數(shù)。

此外,的Libero v5.2 IDE連同強(qiáng)化了的Magma PALACE™ v1.1物理綜合軟件,能令使用ProASIC Plus FPGA的設(shè)計(jì)人員獲得平均20%的性能提升。Libero IDE的其它新特性包括增添了的ChainBuilder軟件,可讓包含在菊花鏈路中的ProASIC Plus FPGA進(jìn)行編程或測(cè)試,以及在Libero IDE中支持用于Actel Designer物理設(shè)計(jì)工具套件的Linux Red Hat 7.1平臺(tái)。

Actel工具市務(wù)總監(jiān)Saloni Howard-Sarin稱:“鑒于FPGA設(shè)計(jì)的規(guī)模和復(fù)雜性不斷增長(zhǎng),用戶通常在達(dá)致時(shí)序收斂方面面對(duì)艱巨的挑戰(zhàn)。使用Actel的Libero v5.2 IDE和Magma的PALACE v1.1物理綜合軟件,設(shè)計(jì)人員往往能快速簡(jiǎn)便地實(shí)現(xiàn)時(shí)序收斂,而無(wú)需扭曲和反復(fù)作業(yè),因而能減少設(shè)計(jì)成本和縮短設(shè)計(jì)周期?!?/P>

Howard-Sarin續(xù)稱:“延續(xù)我們?yōu)榭蛻籼峁I(yè)界最佳設(shè)計(jì)工具的承諾,Actel很高興能在Libero 環(huán)境內(nèi)提供全新的ChainBuilder工具,協(xié)助設(shè)計(jì)人員針對(duì)原本非常麻煩和容易出錯(cuò)的人手檢定程序,實(shí)施自動(dòng)化的簡(jiǎn)化操作。而且,通過Linux RedHat 7.1平臺(tái)的Actel Designer軟件,我們預(yù)期全球?qū)⒂懈嘣O(shè)計(jì)團(tuán)體轉(zhuǎn)用Actel卓越的ProASIC Plus FPGA器件。”

Actel Libero IDE的升級(jí)特性

時(shí)序引擎Timer和時(shí)序驅(qū)動(dòng)布局布線之間更緊密的集成,能針對(duì)用戶的約束條件提供更高優(yōu)先權(quán),并且增強(qiáng)設(shè)計(jì)人員對(duì)布局布線的控制,有利于聚集各項(xiàng)時(shí)序要求。此外,Actel布線算法的最新改進(jìn)也有助于提升ProASIC Plus器件的性能。而Magma的PALACE物理綜合軟件已進(jìn)行升級(jí),可額外提升ProASIC Plus器件的性能達(dá)平均10%。與Actel的Libero IDE相結(jié)合,應(yīng)用容易的PALACE工具可接受經(jīng)翻譯的網(wǎng)表,并可根據(jù)約束條件、設(shè)計(jì)細(xì)節(jié)和互連模型作出最佳的布局決策。

Magma Design Automation市務(wù)總監(jiān)Behrooz Zahiri說:“Actel的ProASIC Plus FPGA是尖端可編程邏輯設(shè)計(jì)的代表,包括在功能和性能兩方面。我們非常欣喜能為雙方的共同客戶提供物理綜合工具,以達(dá)致其復(fù)雜FPGA設(shè)計(jì)所需的性能和質(zhì)量要求。至今,Magma和Actel已成功促使設(shè)計(jì)人員在Actel的ProASIC Plus FPGA中使用PALACE時(shí),獲得累計(jì)25至30%的性能提升?!?/P>

過去,開發(fā)人員必須在鏈路內(nèi)以人手檢驗(yàn)器件及其指令?,F(xiàn)今,Libero和Designer工具套件包含Actel的ChainBuilder軟件,允許用戶從圖形用戶接口創(chuàng)建鏈接STAPL檔案。之后,通過Actel的FlashPro等編程器便可利用此檔案對(duì)FPGA菊花鏈、定制集成電路(IC)、微控制器及/或微處理器進(jìn)行編程或測(cè)試。此外,ChainBuilder能將特定的Actel FPGA從其它FPGA、Actel和非Actel器件隔離出來(lái),并通過附著在JTAG鏈條上的通用頭進(jìn)行獨(dú)立或并行編程。

在開放資源日益增多的環(huán)境中,許多公司都采用Liniux操作系統(tǒng)。為了擴(kuò)展其工具套件的平臺(tái)支持,Actel現(xiàn)支持Linux Red Hat 7.1平臺(tái)上的Designer軟件。Actel并計(jì)劃在未來(lái)一年陸續(xù)為其它Linux平臺(tái)提供支持。

為了提升其易用性和減少開發(fā)時(shí)間,特別是對(duì)于那些不太熟悉Libero軟件的設(shè)計(jì)人員而言,Actel現(xiàn)已增添全新的項(xiàng)目經(jīng)理圖形交互流程窗口 (Project Manager Graphical Interactive Flow Window),使得開發(fā)流程更加直觀,并在整個(gè)設(shè)計(jì)過程中提供逐步的操作指引。



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