DSP和FPGA構(gòu)成的3/3相雙繞組感應(yīng)發(fā)電機(jī)勵(lì)磁控制系統(tǒng)

摘要：介紹了針對３／３相雙繞組感應(yīng)發(fā)電機(jī)設(shè)計(jì)的勵(lì)磁系統(tǒng)，該系統(tǒng)由ＤＳＰ和ＦＰＧＡ構(gòu)成。給出了控制系統(tǒng)的接口電路和實(shí)驗(yàn)結(jié)果。關(guān)鍵詞：ＤＳＰ ＦＰＧＡ ３／３相雙繞組感應(yīng)發(fā)電機(jī) １ 系統(tǒng)簡介 ３／３相雙繞組感應(yīng)發(fā)電機(jī)帶有兩個(gè)繞組：勵(lì)磁補(bǔ)償繞組和功率繞組，如圖１所示。勵(lì)磁補(bǔ)償繞組上接一個(gè)電力電子變換裝置，用來提供感應(yīng)發(fā)電機(jī)需要的無功功率，使功率繞組上輸出一個(gè)穩(wěn)定的直流電壓。圖１中各參數(shù)的含義如下： ｉｓａ,ｉｓｂ,ｉｓｃ——補(bǔ)償繞組中的勵(lì)磁電流； ｕｓａ,ｕｓｂ,ｕｓｃ——補(bǔ)償繞組相電壓； ｉｐａ,ｉｐｂ,ｉｐｃ——功率繞組電流； ｕｐａ,ｕｐｂ,ｕｐｃ——功率繞組相電壓； ｕｄｃ——二極管整流橋直流側(cè)輸出電壓； ｕｃ——變流器直流側(cè)電容電壓。 電力電子變換裝置由功率器件及其驅(qū)動(dòng)電路和控制電路兩部分組成。功率器件選用三菱公司的智能功率模塊（ＩＰＭ）ＰＭ７５ＣＳＡ１２０（７５Ａ／１２００Ｖ），驅(qū)動(dòng)電路使用光耦ＨＣＰＬ４５０２。控制電路由ＤＳＰ＋ＦＰＧＡ構(gòu)成。圖2 控制電路的接口電路２ ＥＰＭ７１２８與ＴＭＳ３２０Ｃ３２同外設(shè)之間的接口電路 圖２所示為控制電路的接口電路?？刂齐娐肥褂玫模模樱惺牵裕停樱常玻埃茫常?，它是ＴＩ公司生產(chǎn)的第三代高性能的ＣＭＯＳ ３２位數(shù)字信號處理器，其憑借強(qiáng)大的指令系統(tǒng)、高速數(shù)據(jù)處理能力及創(chuàng)新的結(jié)構(gòu)，已經(jīng)成為理想的工業(yè)控制用ＤＳＰ器件。其主要特點(diǎn)是：單周期指令執(zhí)行時(shí)間為５０ｎｓ，具有每秒可執(zhí)行２２００萬條指令、進(jìn)行４０００萬次浮點(diǎn)運(yùn)算的能力；提供了一個(gè)增強(qiáng)的外部存儲器配置接口，具備更加靈活的存儲器管理與數(shù)據(jù)處理方式?？刂齐娐肥褂玫模疲校牵疗骷椋粒蹋裕牛遥凉镜模牛校停罚保玻?，它屬于高密度、高性能的ＣＭＯＳ ＥＰＬＤ器件，與ＡＬＴＥＲＡ公司的ＭＡＸＰＬＵＳ ＩＩ開發(fā)系統(tǒng)軟件配合，可以１００％地模仿高密度的集成有各種邏輯函數(shù)和多種可編程邏輯的ＴＴＬ器件。采用類似器件作為ＤＳＰ的專用外圍集成電路ＡＳＩＣ更為經(jīng)濟(jì)靈活，可以進(jìn)一步降低控制系統(tǒng)的成本。 電壓檢測使用三相變壓器，電流檢測使用ＨＬ電流傳感器。電平轉(zhuǎn)換電路用來將檢測到的信號轉(zhuǎn)換為０～５Ｖ的電平。Ａ／Ｄ轉(zhuǎn)換器選用ＡＤＳ７８６２。保護(hù)電路使用電壓比較器３１１得到過壓／過流故障信號。 ＤＳＰ完成以下四項(xiàng)工作：數(shù)據(jù)的采集和處理、控制算法的完成、ＰＷＭ脈沖值的計(jì)算和保護(hù)中斷的處理。 ＦＰＧＡ完成以下三項(xiàng)工作：管理ＤＳＰ和各種外部設(shè)備的接口；脈沖的輸出和死區(qū)的產(chǎn)生；保護(hù)信號的處理。圖3 FPGA與A/D轉(zhuǎn)換器和DSP之間的接口３ 使用ＦＰＧＡ實(shí)現(xiàn)ＤＳＰ和ＡＤＳ７８６２之間的高速接口 ＡＤＳ７８６２是ＴＩ公司專為電機(jī)和電力系統(tǒng)控制而設(shè)計(jì)的Ａ／Ｄ轉(zhuǎn)換器。它的主要特點(diǎn)是：４個(gè)全差分輸入接口，可分成兩組，兩個(gè)通道可同時(shí)轉(zhuǎn)換；１２ｂｉｔｓ并行輸出；每通道的轉(zhuǎn)換速率為５００ｋＨｚ?？刂品椒椋河桑粒熬€的值決定哪兩個(gè)通道轉(zhuǎn)換；由Ｃｏｎｖｓｔ線上的脈寬大于２５０ｎｓ的低電平脈沖啟動(dòng)轉(zhuǎn)換；由ＣＳ和ＲＤ線的低電平控制數(shù)據(jù)的讀出，連續(xù)兩次讀信號可以得到兩個(gè)通道的數(shù)據(jù)。 系統(tǒng)中使用了兩片ＡＤＳ７８６２，它們的控制線使用同樣的接口，數(shù)據(jù)線則分別和ＤＳＰ的高／低１６位數(shù)據(jù)線中的低１２位相連接。這樣ＤＳＰ可以同時(shí)控制兩片Ａ／Ｄ轉(zhuǎn)換器：４通道同時(shí)轉(zhuǎn)換；每次讀操作可以得到兩路數(shù)據(jù)。 如圖３所示，將Ａ／Ｄ轉(zhuǎn)換器的控制信號映射為ＤＳＰ的三個(gè)外部端口：Ａ０、ＡＤＣＳ（和ＡＤＲＤ使用一個(gè)端口）和ＣＯＮＶＳＴ。在ＦＰＧＡ中使用邏輯譯碼器對端口譯碼。利用ＡＨＤＬ語言編寫的譯碼程序如下： ＴＡＢＬＥ Ａ[２３．．１２],ＩＳ,ＲＷ＝＞Ａ０,ＡＤＣＳ,ＣＯＮＶＳＴ,ＰＷＭ１,ＰＷＭ２,ＰＷＭ３,ＰＷＭ,ＰＲＯ,ＣＬＥＡＲ; Ｈ″８１０″, ０, ０＝＞ ０, １, １, １, １, １, １, １, １; Ｈ″８１１″, ０, １＝＞ １, ０, １, １, １, １, １, １, １; Ｈ″８１２″, ０, ０＝＞ １, １, ０, １, １, １, １, １, １; Ｈ″８１３″, ０, １＝＞ １, １, １, ０, １, １, １, １,１; Ｈ″８１４″, ０, ０＝＞ １, １, １, １, ０, １, １, １, １; Ｈ″８１５″, ０, ０＝＞ １, １, １, １, １, ０, １, １, １; Ｈ″８１６″, ０, ０＝＞ １, １, １, １, １, １, ０, １, １; Ｈ″８１７″, ０, １＝＞ １, １, １, １, １, １, １, ０, １; Ｈ″８１７″, ０, ０＝＞ １, １, １, １, １, １, １, １, ０; ＥＮＤ ＴＡＢＬＥ 其中，０表示低電平，１表示高電平。ＲＷ＝１表示讀，ＲＷ＝０表示寫。 ＤＳＰ對這三個(gè)端口進(jìn)行操作就可以控制Ａ／Ｄ轉(zhuǎn)換器：寫ＣＯＮＶＳＴ端口可以啟動(dòng)Ａ／Ｄ轉(zhuǎn)換器；讀ＡＤＣＳ端口可以從Ａ／Ｄ轉(zhuǎn)換器中讀到數(shù)據(jù)；寫數(shù)據(jù)到Ａ０端口可以設(shè)置不同的通道。 使用上述方法可以實(shí)現(xiàn)ＤＳＰ和Ａ／Ｄ轉(zhuǎn)換器之間的無縫快速連接。４ 使用ＦＰＧＡ實(shí)現(xiàn)ＰＷＭ脈沖的產(chǎn)生和死區(qū)的注入 ＦＰＧＡ除了管理ＤＳＰ和外設(shè)的接口外，還完成ＰＷＭ脈沖的產(chǎn)生和死區(qū)的注入。將ＰＷＭ芯片和死區(qū)發(fā)生器集成在ＦＰＧＡ中，就可以使ＤＳＰ專注于復(fù)雜算法的實(shí)現(xiàn)，而將ＰＷＭ處理交給ＦＰＧＡ系統(tǒng)，使系統(tǒng)運(yùn)行于準(zhǔn)并行處理狀態(tài)。 ５ 使用ＦＰＧＡ實(shí)現(xiàn)系統(tǒng)保護(hù) 為了保護(hù)發(fā)電機(jī)和ＩＧＢＴ功率器件，勵(lì)磁控制系統(tǒng)提供了多種保護(hù)功能：變流器直流側(cè)過壓保護(hù)；變流器交流電流過流保護(hù)；變流器過溫保護(hù)；發(fā)電機(jī)輸出過壓保護(hù)；ＩＰＭ錯(cuò)誤保護(hù)。圖5 穩(wěn)態(tài)時(shí)勵(lì)磁繞組電壓電流及系統(tǒng)直流電壓波形使用如圖４所示的硬件邏輯來實(shí)現(xiàn)保護(hù)功能。當(dāng)ＦＰＧＡ檢測到相應(yīng)的故障信號時(shí)，Ｄ觸發(fā)器輸出一個(gè)錯(cuò)誤信號，使與門輸出一個(gè)低電平，此低電平封鎖住所有的ＰＷＭ脈沖，并觸發(fā)一個(gè)ＤＳＰ的外部中斷信號。當(dāng)ＤＳＰ響應(yīng)外部中斷時(shí)，可以使用ＰＲＯ端口讀到錯(cuò)誤的狀態(tài)位。ＣＬＥＡＲ端口用來清除Ｄ觸發(fā)器，系統(tǒng)因此可以重復(fù)啟動(dòng)。 圖５給出了本控制系統(tǒng)的實(shí)驗(yàn)波形圖：變流器的輸出電流基本為正弦；變流器側(cè)電容電壓穩(wěn)定在３６５Ｖ；功率繞組側(cè)輸出電壓穩(wěn)定在５１０Ｖ。