新一代便攜式設(shè)備的關(guān)鍵電源電路設(shè)計(jì)考慮

　　由于集成的功能不斷增多以及外形尺寸的日益縮小，最新一代功能豐富的更小型便攜式設(shè)備將使電源管理設(shè)計(jì)發(fā)揮關(guān)鍵作用。一般來(lái)說(shuō)，便攜式設(shè)備主要包括微處理器、I/O外設(shè)、LED背光、閃存和/或硬盤(pán)驅(qū)動(dòng)器(HDD)、數(shù)字和模擬電路，這些功能模塊對(duì)電源的要求各不相同。為使這些功能模塊正常工作并最小化功耗以實(shí)現(xiàn)更長(zhǎng)的電池使用時(shí)間，系統(tǒng)設(shè)計(jì)工程師面臨如何設(shè)計(jì)嵌入式電源管理解決方案以滿足電源要求的挑戰(zhàn)。本文對(duì)電源要求進(jìn)行了分析，并重點(diǎn)闡述如何設(shè)計(jì)這些電源管理電路。
　　
　　為微處理器供電
　　
　　微處理器是處理各種數(shù)據(jù)和命令的核心器件，大多數(shù)微處理器都采用CMOS電路并具有開(kāi)關(guān)功耗和靜態(tài)功耗。數(shù)字電路的每一次開(kāi)關(guān)轉(zhuǎn)換均對(duì)數(shù)字電路的輸出電容進(jìn)行充放電，由此產(chǎn)生的功耗由下式表示：
　　
　　其中，C為總負(fù)載電容，fS為開(kāi)關(guān)頻率，VCORE為施加在微處理器上的電源電壓。根據(jù)此公式得知：時(shí)鐘頻率的降低將使功耗呈線性下降，電壓的降低可導(dǎo)致功耗呈二次方程式下降。隨著微處理器處理速度越來(lái)越快，施加在微處理器上的電壓將降低小于1V以最小化功耗。
　　
　　微處理器最常見(jiàn)的供電電壓范圍為1.0~1.5V。從電壓要求來(lái)看，大多數(shù)微處理器都具有嚴(yán)格的電壓容差，在穩(wěn)定狀態(tài)和負(fù)載瞬態(tài)時(shí)的電壓容差不到100mV。由于微處理器對(duì)低工作電壓和大電流(具有大的邊沿斜率)的要求，電源管理設(shè)計(jì)工程師面臨既要滿足嚴(yán)格的電壓瞬態(tài)要求，又要解決系統(tǒng)功耗預(yù)算和電池運(yùn)行時(shí)間(高轉(zhuǎn)換效率)的難題。微處理器的功耗通常為系統(tǒng)總功耗的30~40%左右。通常為便攜式設(shè)備供電的鋰離子電池，采用LiCo02陰極材料，其典型的電池工作電壓范圍介于3.0~4.2V。
　　
　　圖1所示的同步降壓轉(zhuǎn)換器拓?fù)淠苡行У貙㈦姵仉妷恨D(zhuǎn)換為低內(nèi)核電壓。通常，具有集成MOSFET的固定頻率脈寬調(diào)制(PWM)DC/DC轉(zhuǎn)換器在正常負(fù)載條件下具有90%以上的轉(zhuǎn)換效率，但由于開(kāi)關(guān)損耗和柵極驅(qū)動(dòng)損耗的影響，它們?cè)谳p負(fù)載條件下(如便攜式設(shè)備的待機(jī)模式)的效率較低。為使便攜式設(shè)備實(shí)現(xiàn)超長(zhǎng)的電池待機(jī)時(shí)間，轉(zhuǎn)換器能在輕負(fù)載條件下提供高效率非常重要。

　　
　　圖1：(a) 同步降壓轉(zhuǎn)換器拓?fù)浣Y(jié)構(gòu)圖；(b) 負(fù)載瞬態(tài)過(guò)程中的負(fù)載電流和電感電流。
　　
　　首先是要設(shè)計(jì)降壓轉(zhuǎn)換器工作在非同步模式，這樣就避免了因盡量減少與回路電流有關(guān)的傳導(dǎo)損耗而導(dǎo)致的負(fù)電感電流。此外，脈寬頻率調(diào)制或脈沖跳躍(pulse skip)模式通常用于最小化柵極驅(qū)動(dòng)和開(kāi)關(guān)損耗。諸如TI開(kāi)發(fā)的節(jié)電模式等專(zhuān)用技術(shù)通過(guò)關(guān)閉部分控制電路來(lái)降低開(kāi)關(guān)損耗，并使PWM控制器的靜態(tài)電流最小。在150μA的負(fù)載條件下，可以實(shí)現(xiàn)低至18μA的靜態(tài)電流和超過(guò)70%的效率。
　　
　　然而，對(duì)從輕負(fù)載到高負(fù)載的負(fù)載瞬態(tài)而言，這種降壓轉(zhuǎn)換器帶來(lái)了另一個(gè)挑戰(zhàn)，即它需要一個(gè)延遲時(shí)間來(lái)喚醒PWM控制器并使其進(jìn)入工作狀態(tài)。在此延遲時(shí)間內(nèi)，輸出電容必須為負(fù)載供電，這將引入一個(gè)與固定頻率PWM轉(zhuǎn)換器有關(guān)的額外電壓降。如何克服節(jié)電模式帶來(lái)的這一負(fù)面影響呢？微處理器的電壓規(guī)范允許具有±5%的總?cè)莶睿渲邪ǚ€(wěn)定狀態(tài)誤差和負(fù)載瞬態(tài)?？梢詫⑤p負(fù)載時(shí)的輸出電壓提高1%左右，以補(bǔ)償由于控制電路喚醒延遲引起的額外壓降。
　　
　　事實(shí)上，對(duì)移動(dòng)處理器而言，提高輕負(fù)載時(shí)的輸出電壓是一貫的做法，這一做法被稱(chēng)為負(fù)載線調(diào)節(jié)。這種技術(shù)增大了瞬態(tài)電壓的擺幅，因此它允許對(duì)額外電壓降進(jìn)行補(bǔ)償或使用更小的輸出電容。此外，控制環(huán)路設(shè)計(jì)和電感設(shè)計(jì)對(duì)電壓瞬態(tài)響應(yīng)的影響非常大。那么，如何選擇正確的電感和設(shè)計(jì)控制環(huán)路帶寬來(lái)實(shí)現(xiàn)快速的瞬態(tài)響應(yīng)，并在保持高效率的同時(shí)滿足電壓瞬態(tài)要求呢？
　　
　　對(duì)從小于1mA負(fù)載到滿負(fù)載的階躍負(fù)載瞬態(tài)而言，電壓瞬態(tài)響應(yīng)通常應(yīng)在±3%以?xún)?nèi)。當(dāng)階躍負(fù)載被施加到系統(tǒng)和輸出電容時(shí)，該電壓瞬態(tài)與等效串聯(lián)電阻(ESR)和轉(zhuǎn)換延遲密切相關(guān)。通常情況下會(huì)采用小型ESR陶瓷電容，因此，通過(guò)優(yōu)化環(huán)路設(shè)計(jì)和電感值來(lái)最小化輸出電容器兩端的電壓瞬態(tài)最具挑戰(zhàn)性。輸出電容器需要在瞬態(tài)響應(yīng)期間提供負(fù)載電流。微處理器所需電流的斜率比降壓轉(zhuǎn)換器電感電流的斜率大得多。負(fù)載電流和電感電流之間的差決定了需要由輸出電容提供的電荷數(shù)量，如圖1(b)所示。如果可以減少該非平衡電荷，則能降低瞬態(tài)電壓，減小輸出電容。電感電流的斜率越大，瞬態(tài)響應(yīng)就越快，壓降也就越低，因此瞬態(tài)響應(yīng)取決于電感電流跟隨負(fù)載電流的方式。電感電流上升時(shí)間與此處描述的控制環(huán)路帶寬密切相關(guān)。

　　
　　其中，fC為閉環(huán)環(huán)路帶寬。另一方面，反饋控制環(huán)路在輕負(fù)載到高負(fù)載轉(zhuǎn)換期間使占空比加大，在電感兩端出現(xiàn)凈電壓增加，這會(huì)引起電感電流增加。平均電感電流的上升時(shí)間由下式得出：

　　
　　其中L、VIN以及ΔD分別為電感、輸入電壓和占空比增加值。在給定帶寬下提供同樣快速的瞬態(tài)響應(yīng)的最大電感被稱(chēng)為臨界電感。該臨界電感為經(jīng)過(guò)優(yōu)化的電感，可為實(shí)現(xiàn)最高效率提供盡可能高的帶寬和最小電感電流紋波。通過(guò)以上兩個(gè)方程式能得到在給定環(huán)路帶寬條件下實(shí)現(xiàn)最快瞬態(tài)響應(yīng)的臨界電感。

　　
　　其中，ΔDMAX為負(fù)載瞬態(tài)期間最大的占空比增加值。由此可見(jiàn)，采用小型電感也可以獲得高環(huán)路帶寬，從而實(shí)現(xiàn)快速的負(fù)載瞬態(tài)響應(yīng)以滿足瞬態(tài)電壓要求。圖2給出了小型電感和大型電感的輸出電壓瞬態(tài)響應(yīng)曲線，它表明電感越小，負(fù)載瞬態(tài)響應(yīng)越快。