基于FSL總線的門光子計(jì)數(shù)器設(shè)計(jì)

　　所謂門光子計(jì)數(shù)器就是針對單自旋量子調(diào)控實(shí)驗(yàn)研究中對單個光子探測的需求所研制的。單自旋量子調(diào)控是對晶體中的缺陷，如量子點(diǎn)和金剛石色心進(jìn)行控制，其信號讀出一般是通過自旋發(fā)生的單個光子進(jìn)行探測實(shí)現(xiàn)的。在此類實(shí)驗(yàn)中常用的技術(shù)有三種：門光子計(jì)數(shù)、定時計(jì)數(shù)和相關(guān)函數(shù)測量。文中所述的系統(tǒng)建立了一種可擴(kuò)展的通信和控制架構(gòu)能夠添加不同方式的計(jì)數(shù)功能。

　　1 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)

　　整體系統(tǒng)結(jié)構(gòu)示意圖如圖1所示，通過PC機(jī)的以太網(wǎng)口實(shí)現(xiàn)與計(jì)數(shù)系統(tǒng)的數(shù)據(jù)通訊與命令傳輸，PC機(jī)將工作模式選擇等命令通過網(wǎng)口向系統(tǒng)發(fā)送，而系統(tǒng)將在不同模式下的計(jì)數(shù)值及計(jì)數(shù)狀態(tài)等數(shù)據(jù)通過網(wǎng)口發(fā)送到PC機(jī)，交由PC機(jī)對數(shù)據(jù)進(jìn)行處理。系統(tǒng)的主芯片采用Xilinx的SPARTAN 3E系列的XC3S500E。系統(tǒng)的光子計(jì)數(shù)輸入由兩個BNC接口引入，這兩個接口可以由FPGA進(jìn)行配置，使光子計(jì)數(shù)器以不同的模式進(jìn)行工作。系統(tǒng)的固件燒寫在FLASH芯片內(nèi)，SDRAM提供了大容量存儲空間，用于運(yùn)行時裝載Microblaze軟核代碼、計(jì)數(shù)應(yīng)用代碼以及存儲計(jì)數(shù)的數(shù)據(jù)。

　　系統(tǒng)以FPGA為處理中心，實(shí)現(xiàn)各種工作模式，其功能框圖如圖2所示。功能模塊主要包括軟核Microblaze、對外部存儲器的接口MPMC、以及需要設(shè)計(jì)實(shí)現(xiàn)的Counterpulse IP核。在Counterpulse IP核與處理器軟核之間，采用了FSL總線進(jìn)行連接，實(shí)現(xiàn)由Microbalze對Counterpu-lse核的配置，以及由Counterpulse核到Microblaze的數(shù)據(jù)傳輸。

　　系統(tǒng)工作時，由Microblaze軟核通過網(wǎng)口接收由PC機(jī)發(fā)送來的命令，根據(jù)命令，通過一路FSL總線對光子計(jì)數(shù)IP核進(jìn)行工作模式的選擇和配置。計(jì)數(shù)IP核對外部計(jì)數(shù)源進(jìn)行計(jì)數(shù)，計(jì)數(shù)的結(jié)果和狀態(tài)數(shù)據(jù)通過另一路FSL總線發(fā)送到Microblaze軟核，由Microblaze軟核將該數(shù)據(jù)在DDRRAM內(nèi)進(jìn)行緩沖，并通過網(wǎng)口將這些數(shù)據(jù)最終發(fā)送給PC機(jī)，由PC機(jī)進(jìn)行分析處理。

　　系統(tǒng)有三種工作模式：模式一：使能計(jì)數(shù)，使能信號有效時(高電平有效)，對光子計(jì)數(shù)輸入的計(jì)數(shù)脈沖信號進(jìn)行計(jì)數(shù);模式二：定周期計(jì)數(shù)，根據(jù)設(shè)定的計(jì)數(shù)周期，對光子計(jì)數(shù)輸入的計(jì)數(shù)脈沖信號進(jìn)行計(jì)數(shù);模式三：啟動和停止信號分開的計(jì)時，根據(jù)輸入的計(jì)數(shù)啟動信號和計(jì)數(shù)停止信號(均為上升沿有效)，進(jìn)行以系統(tǒng)基頻為基準(zhǔn)的計(jì)時，以實(shí)現(xiàn)函數(shù)測量。