嵌入式測(cè)試器實(shí)現(xiàn)SoC中存儲(chǔ)子系統(tǒng)的良品率

　　系統(tǒng)級(jí)芯片(SoC)中存儲(chǔ)器容量的增加以及嵌入式存儲(chǔ)器支配整個(gè)裸片良品率的事實(shí)，使良品率設(shè)計(jì)(DFY)面臨日益嚴(yán)峻的挑戰(zhàn)，特別是在新興的90nm和65nm半導(dǎo)體技術(shù)領(lǐng)域。由于嵌入式存儲(chǔ)器容易產(chǎn)生較高的缺陷率，會(huì)對(duì)整個(gè)芯片良品率和良品率管理產(chǎn)生重要影響，因而DFY成為制造的關(guān)鍵問題。

　　傳統(tǒng)的存儲(chǔ)器測(cè)試和修復(fù)方法不能有效地管理當(dāng)前SoC的復(fù)雜度和水漲船高的測(cè)試成本。為了克服這些挑戰(zhàn)，半導(dǎo)體知識(shí)產(chǎn)權(quán)(IP)供應(yīng)商提出了一種稱為IIP(基礎(chǔ)架構(gòu)IP)的新型IP，IIP的作用就像嵌入芯片內(nèi)部的微型測(cè)試器。

　　IIP的例子包括用于邏輯和存儲(chǔ)器的內(nèi)建自測(cè)試(BIST)，以及用于嵌入式存儲(chǔ)器的內(nèi)建修復(fù)分析(BIRA)、內(nèi)建自修復(fù)(BISR)和錯(cuò)誤校正代碼(ECC)。本文將討論這樣一種面向嵌入式存儲(chǔ)器測(cè)試和修復(fù)的IIP，以及這種IIP如何解決設(shè)計(jì)和制造過程各個(gè)階段的良品率問題。

　　技術(shù)挑戰(zhàn)

　　摩爾定律引領(lǐng)人們持續(xù)不斷地研究更復(fù)雜和更大規(guī)模的設(shè)計(jì)，工藝節(jié)點(diǎn)正在從130nm、90nm、65nm及以下節(jié)點(diǎn)向更小的硅特征尺寸前進(jìn)。這些更新的工藝技術(shù)造成設(shè)計(jì)規(guī)則復(fù)雜、制造和掩模成本更高。因此，面向如此先進(jìn)技術(shù)的設(shè)計(jì)團(tuán)隊(duì)需要了解其設(shè)計(jì)能否在可接受的良品率等級(jí)上具有可制造性。

圖1：SoC中存儲(chǔ)器的使用情況。

　　傳統(tǒng)上，良品率問題一直屬于制造團(tuán)隊(duì)的研究范圍，但是，在上述先進(jìn)工藝技術(shù)領(lǐng)域，設(shè)計(jì)工程師正將注意力轉(zhuǎn)向芯片設(shè)計(jì)流程中的可制造性標(biāo)準(zhǔn)。采用新興技術(shù)導(dǎo)致良品率下降體現(xiàn)在三個(gè)方面：隨機(jī)缺陷、系統(tǒng)缺陷和參數(shù)缺陷。解決這些問題的良品率改進(jìn)方案有很多，貫穿設(shè)計(jì)到制造的產(chǎn)品流程的各個(gè)階段都要進(jìn)行良品率管理。

　　這可以分類為對(duì)設(shè)計(jì)進(jìn)行邏輯添加和物理修正。物理修正的一個(gè)例子是良品率驅(qū)動(dòng)的版圖設(shè)計(jì)，重點(diǎn)是修改影響設(shè)計(jì)性能并進(jìn)一步影響整體良品率的版圖設(shè)計(jì)規(guī)則。邏輯添加對(duì)設(shè)計(jì)添加測(cè)試結(jié)構(gòu)以幫助提高制造過程的良品率。測(cè)試結(jié)構(gòu)被設(shè)計(jì)用于檢測(cè)器件中因隨機(jī)、系統(tǒng)和參數(shù)缺陷造成的各種故障，以及修復(fù)嵌入式存儲(chǔ)器中的某些缺陷。

　　新興技術(shù)使單芯片中能夠集成更多的嵌入式存儲(chǔ)器，進(jìn)而使存儲(chǔ)器成為SoC中占據(jù)支配地位的組成部分，如圖1所示。嵌入式存儲(chǔ)器采用了比芯片上邏輯部分更先進(jìn)的規(guī)則進(jìn)行設(shè)計(jì)，因而缺陷級(jí)別更高。存儲(chǔ)器的結(jié)構(gòu)致密，實(shí)際上其缺陷密度的代表值是邏輯部分的兩倍。因?yàn)镮C中包含存儲(chǔ)器和邏輯部分，因此存儲(chǔ)器決定了整個(gè)SoC的良品率。修復(fù)存儲(chǔ)器中的缺陷，就能夠改善整體良品率并實(shí)質(zhì)性節(jié)省制造成本。

　　此外，先進(jìn)技術(shù)提供了廣泛的工藝選擇，滿足了在同一設(shè)計(jì)上具有不同存儲(chǔ)器容量和架構(gòu)的多種應(yīng)用(設(shè)計(jì))的需要。對(duì)于需要存儲(chǔ)器測(cè)試和修復(fù)方案的多種存儲(chǔ)器架構(gòu)以及不同冗余配置的設(shè)計(jì)，這些挑戰(zhàn)增強(qiáng)了對(duì)良品率管理的需求。

　　嵌入式存儲(chǔ)器測(cè)試和修復(fù)

　　在嵌入式存儲(chǔ)器中管理良品率的一種方法是在制造修復(fù)過程中利用冗余或空閑單元。以歷史的觀點(diǎn)看，嵌入式存儲(chǔ)器一直具有自測(cè)試能力，但是不能自修復(fù)。近來，嵌入式存儲(chǔ)器因缺陷密度較高，被迫采用冗余單元，就像獨(dú)立式存儲(chǔ)器一樣。對(duì)給定的存儲(chǔ)器確定足夠及合適類型的冗余單元，需要存儲(chǔ)器設(shè)計(jì)知識(shí)和待選用工藝節(jié)點(diǎn)的歷史故障信息。這本身就是一個(gè)挑戰(zhàn)，何況正確的冗余單元并不能解決全部問題。掌握存儲(chǔ)器缺陷檢測(cè)和定位的方法并分配冗余單元需要用到缺陷分布的制造知識(shí)。

　　傳統(tǒng)的存儲(chǔ)器測(cè)試和修復(fù)方法依靠外部存儲(chǔ)器測(cè)試器和通用目的冗余分配軟件來修復(fù)存儲(chǔ)器，然而，不斷增加的測(cè)試成本促使人們開發(fā)嵌入到SoC之中的集成式測(cè)試和修復(fù)結(jié)構(gòu)。先進(jìn)的存儲(chǔ)器測(cè)試和修復(fù)系統(tǒng)通常被嵌入到芯片上以診斷出現(xiàn)故障的存儲(chǔ)器位，并利用存儲(chǔ)器中的冗余資源(行或列或二者都用)修復(fù)出現(xiàn)故障的存儲(chǔ)器。

圖2：STAR存儲(chǔ)器系統(tǒng)。

　　這樣的系統(tǒng)由一個(gè)測(cè)試和修復(fù)處理器以及封包器(嵌入關(guān)鍵測(cè)試功能)構(gòu)成，以便與存儲(chǔ)器、儲(chǔ)存存儲(chǔ)器配置標(biāo)志的熔絲盒以及存儲(chǔ)器本身(包括冗余和非冗余存儲(chǔ)器)接口。處理器具有四個(gè)關(guān)鍵測(cè)試和修復(fù)功能：一個(gè)BIST引擎用來創(chuàng)建存儲(chǔ)器的特定測(cè)試模式；一個(gè)BIST診斷引擎用來分析和識(shí)別故障；BIRA、修復(fù)和冗余分配邏輯算法用來重配置存儲(chǔ)器行；待被做拓?fù)溆行У暮笮迯?fù)的列。

　　STAR存儲(chǔ)器系統(tǒng)采用多種方法修復(fù)嵌入式存儲(chǔ)器并實(shí)現(xiàn)最佳的制造良品率。圖2所示SoC利用IIP和STAR進(jìn)行嵌入式存儲(chǔ)器修復(fù)。STAR處理器與嵌入式存儲(chǔ)器自動(dòng)交互作用以測(cè)試和診斷每一個(gè)存儲(chǔ)器并確定是否可以修復(fù)，如果可以修復(fù)就生成一個(gè)修復(fù)標(biāo)志。邏輯測(cè)試器發(fā)起測(cè)試和修復(fù)操作之后，STAR處理器接管以進(jìn)行測(cè)試、診斷和生成修復(fù)標(biāo)志。

　　測(cè)試器把修復(fù)標(biāo)志傳輸?shù)郊す馊劢z燒斷設(shè)備，由它依次燒斷熔絲盒中的熔絲。熔絲盒的內(nèi)容與修復(fù)標(biāo)志相對(duì)應(yīng)，由STAR處理器加載到相應(yīng)的存儲(chǔ)器進(jìn)行修復(fù)。因此，IIP徹底地減少了測(cè)試成本，并使外部測(cè)試資源需求最小化。此外，利用不需要外部激光熔絲燒斷設(shè)備的非易失性熔絲，制造成本被降低了。該技術(shù)使多次修復(fù)成為可能，因而適用于現(xiàn)場(chǎng)級(jí)修復(fù)，特別適用于用納米技術(shù)制成的、更易出現(xiàn)后制造可靠性故障的器件。

　　隨著設(shè)計(jì)中存儲(chǔ)器密度的增加，一個(gè)設(shè)計(jì)中就有幾百個(gè)存儲(chǔ)器實(shí)例，讓一個(gè)STAR處理器來驅(qū)動(dòng)所有存儲(chǔ)器的測(cè)試和修復(fù)是不切實(shí)際的，因此，需要一個(gè)具有多STAR處理器的先進(jìn)嵌入式IP解決方案來支持調(diào)試、診斷和現(xiàn)場(chǎng)修復(fù)。每一個(gè)STAR存儲(chǔ)器系統(tǒng)由一個(gè)STAR處理器、一定容量的存儲(chǔ)器和一個(gè)熔絲盒組成。當(dāng)前典型的設(shè)計(jì)需要采用多STAR存儲(chǔ)器系統(tǒng)實(shí)例。

　　多STAR存儲(chǔ)器系統(tǒng)實(shí)例如圖3所示，需要彼此之間互連并連接到IEEE 1149.1 JTAG接口，以便外部測(cè)試設(shè)備在診斷和調(diào)試過程中訪問芯片。每一個(gè)STAR處理器上的P1500端口采用IEEE提出的IP到IP互連協(xié)議將多STAR存儲(chǔ)器系統(tǒng)實(shí)例彼此之間連接起來。然而，這些P1500端口也要連接到芯片的JTAG接口。為了使連接過程自動(dòng)完成，一個(gè)稱為JPC編譯器的JTAG到P1500轉(zhuǎn)換器的設(shè)計(jì)已完成。掌握了每一個(gè)STAR存儲(chǔ)器系統(tǒng)實(shí)例的情況，JPC編譯器就可以生成邏輯把所有P1500端口與外部JTAG接口互連起來。就本質(zhì)而言，JPC邏輯起到芯片級(jí)IP基礎(chǔ)架構(gòu)“集線器”的作用，圖3所示為具有兩個(gè)STAR存儲(chǔ)器系統(tǒng)實(shí)例的復(fù)合IP(功能和IIP的混合)。先進(jìn)技術(shù)的存儲(chǔ)器缺陷分布隨著位單元更小、版圖更密而發(fā)生變化，Generic March型測(cè)試算法不足以處理這些技術(shù)中的復(fù)雜缺陷。STAR存儲(chǔ)器系統(tǒng)提供增強(qiáng)型March測(cè)試算法，覆蓋了單個(gè)單元故障、雙單元故障、復(fù)雜耦合故障以及多測(cè)試模式，從而為存儲(chǔ)器讀寫操作創(chuàng)建專用應(yīng)力情形。因?yàn)槿笔∷惴ú蛔阋蕴幚砑?xì)微工藝變化引起的缺陷，STAR處理器還支持可對(duì)系統(tǒng)進(jìn)行編程的用戶定義算法。為了確保最佳的品質(zhì)，STAR存儲(chǔ)器系統(tǒng)采用存儲(chǔ)器拓?fù)洳灰?guī)則信息來生成最精確的背景模式。

　　STAR存儲(chǔ)器系統(tǒng)支持彈性修復(fù)策略以優(yōu)化制造和現(xiàn)場(chǎng)操作過程中的良品率，制造流程跨越從晶圓探測(cè)到最終封裝部件量產(chǎn)的全過程。修復(fù)策略描述確定冗余分配和執(zhí)行修復(fù)的條件，STAR存儲(chǔ)器系統(tǒng)支持硬修復(fù)、組合修復(fù)和累積修復(fù)。

　　硬修復(fù)需要利用芯片上的永久存儲(chǔ)機(jī)制(例如激光熔絲、NV熔絲)以便掉電后保持修復(fù)信息。

　　組合修復(fù)結(jié)合了硬修復(fù)和軟修復(fù)的優(yōu)點(diǎn)。軟修復(fù)不用熔絲，因而上電后要生成修復(fù)標(biāo)志。因?yàn)檐浶迯?fù)在所有測(cè)試條件下對(duì)所有故障類型的揭示不夠有效，我們建議與硬修復(fù)結(jié)合使用。因此，組合修復(fù)就是工廠中的硬修復(fù)和隨后現(xiàn)場(chǎng)的軟修復(fù)的結(jié)合。

　　累積修復(fù)有助于累積多種測(cè)試條件的修復(fù)標(biāo)志以獲得最高的修復(fù)效率和最大化地恢復(fù)良品率。

　　嵌入式存儲(chǔ)器測(cè)試和修復(fù)技術(shù)的未來趨勢(shì)

　　隨著半導(dǎo)體技術(shù)從130nm、90nm、65nm向更小特征尺寸的變化，缺陷率會(huì)更高，引入的新缺陷會(huì)更多，缺陷類型更加多變。為了解決缺陷率問題，測(cè)試和修復(fù)組織機(jī)構(gòu)需要更為智能的方法以及更新的測(cè)試和修復(fù)方案。新興工藝技術(shù)，例如90nm以下工藝，會(huì)造成泄漏急劇增加，因而需要專用泄漏屏蔽措施來實(shí)現(xiàn)更高的品質(zhì)。隨著缺陷密度的增加，更密密集的存儲(chǔ)器需要額外的冗余資源(行和列冗余)。當(dāng)設(shè)計(jì)中只有少量存儲(chǔ)器(數(shù)十個(gè))的時(shí)候，很容易在芯片級(jí)實(shí)現(xiàn)測(cè)試和修復(fù)來控制缺陷。然而，當(dāng)存儲(chǔ)器達(dá)到好幾百個(gè)的時(shí)候，在設(shè)計(jì)實(shí)現(xiàn)和制造過程中管理缺陷就復(fù)雜了。試想一下，不借助于芯片級(jí)中央網(wǎng)關(guān)與所有存儲(chǔ)器組通信，邏輯和物理版圖復(fù)雜度的快速增加會(huì)導(dǎo)致難以在芯片級(jí)與所有存儲(chǔ)器實(shí)例進(jìn)行通信，所以，有必要采用智能地芯片級(jí)測(cè)試基礎(chǔ)架構(gòu)IP來管理數(shù)量眾多存儲(chǔ)器的芯片級(jí)測(cè)試和修復(fù)功能。STAR JPC是一個(gè)有助于存儲(chǔ)器子系統(tǒng)和外部測(cè)試器通信的芯片級(jí)基礎(chǔ)架構(gòu)IP的例子，它極大地減少了芯片級(jí)布線擁塞，這意味著：為功能模塊節(jié)省了更多面積、模塊間布線更少、各種時(shí)序問題最少以及時(shí)序收斂更快。

圖3：STAR存儲(chǔ)器系統(tǒng)網(wǎng)絡(luò)。

　　隨著幾何尺寸更小(泄漏更高，是現(xiàn)在的10倍)，要實(shí)現(xiàn)更高的品質(zhì)，保持力(Retention）測(cè)試就變得越來越重要。然而，如果我們嚴(yán)格測(cè)試每一個(gè)存儲(chǔ)器的話，保持力測(cè)試也會(huì)造成測(cè)試時(shí)間太長。因?yàn)檫@是一個(gè)面向所有存儲(chǔ)器的公共測(cè)試功能，所以可以移到芯片級(jí)IIP來并行運(yùn)行該測(cè)試。保持力測(cè)試可以在多個(gè)STAR存儲(chǔ)器組之間并行運(yùn)行，極大地削減了測(cè)試時(shí)間和測(cè)試成本。當(dāng)設(shè)計(jì)中有數(shù)百個(gè)存儲(chǔ)器的時(shí)候，測(cè)試時(shí)間就是一個(gè)重要因素。為了優(yōu)化測(cè)試時(shí)間，用戶應(yīng)被容許調(diào)度被測(cè)存儲(chǔ)器組的順序：并行、串行或二者組合。這就需要一個(gè)可由用戶在制造測(cè)試過程中編程的芯片級(jí)智能調(diào)度器。STAR JPC的內(nèi)建智能調(diào)度器容許用戶調(diào)度各種存儲(chǔ)器實(shí)例的測(cè)試。本質(zhì)上，借助于智能芯片級(jí)測(cè)試IIP，用戶可以削減測(cè)試時(shí)間和測(cè)試成本。

　　采用90nm及其以下工藝，許多高速設(shè)計(jì)(特別是計(jì)算機(jī)、通信和圖形應(yīng)用)需要做嚴(yán)格的高速測(cè)試以滿足品質(zhì)目標(biāo)，這就需要在測(cè)試引擎和存儲(chǔ)器之間快速交換數(shù)據(jù)以確保存儲(chǔ)器在期望的速度下經(jīng)受測(cè)試。它要求測(cè)試資源與存儲(chǔ)器的集成最優(yōu)化，以確保同時(shí)達(dá)到最佳品質(zhì)和最優(yōu)化面積/性能的折衷。因此，我們將測(cè)試引擎(軟IP)的許多時(shí)序和版圖關(guān)鍵組成部分集成到硬宏中，時(shí)序關(guān)鍵路徑已被做在硬宏中，附加可測(cè)試邏輯正被嵌入到硬宏中以獲得更高的覆蓋率，從而最終獲得最優(yōu)化的面積、最小的布線開銷和更高的品質(zhì)。作為一個(gè)既設(shè)計(jì)存儲(chǔ)器IP又設(shè)計(jì)測(cè)試和修復(fù)IP的整體解決方案供應(yīng)商，這些都是可能實(shí)現(xiàn)的，因?yàn)樗麄兡芙柚跍y(cè)試和修復(fù)技術(shù)優(yōu)化整個(gè)存儲(chǔ)器系統(tǒng)的面積、時(shí)序并實(shí)現(xiàn)高度可制造性。其它方案因?yàn)榇鎯?chǔ)器由一家公司設(shè)計(jì)，而測(cè)試和修復(fù)單元卻由另一家不同公司提供，彼此之間存在非常嚴(yán)格的邊界，因而就不能實(shí)現(xiàn)如此級(jí)別的優(yōu)化。未來新興工藝會(huì)使設(shè)計(jì)規(guī)模增長并容許我們?cè)谠O(shè)計(jì)中集成更多的存儲(chǔ)器。目前，我們已使包含幾百個(gè)存儲(chǔ)器的設(shè)計(jì)出帶了，現(xiàn)在正開始設(shè)計(jì)包含幾千個(gè)存儲(chǔ)器的單芯片。設(shè)計(jì)中多個(gè)分層造成的極大復(fù)雜度，需要能智能管理設(shè)計(jì)集成的自動(dòng)化性能，這種性能必須很好地理解嵌入式存儲(chǔ)器測(cè)試和修復(fù)架構(gòu)，并容許在SoC級(jí)插入、刪除和修改存儲(chǔ)器子系統(tǒng)。

　　本文小結(jié)

　　當(dāng)前日益增長的上市時(shí)間壓力常迫使半導(dǎo)體代工廠開始采用尚未成熟、良品率還沒有達(dá)到穩(wěn)定狀態(tài)的新興工藝進(jìn)行生產(chǎn)，因此，良品率管理成為半導(dǎo)體制造過程的一個(gè)重要問題。存儲(chǔ)器的嵌入式測(cè)試和修復(fù)就是有助于最優(yōu)化良品率并使測(cè)試成本最小化的關(guān)鍵制造技術(shù)，采用STAR存儲(chǔ)系統(tǒng)來測(cè)試和修復(fù)嵌入式存儲(chǔ)器能夠極大地提高良品率并確保高品質(zhì)。