多種EDA工具進(jìn)行FPGA設(shè)計(jì)的原理及方法簡(jiǎn)介

　　由Modelsim進(jìn)行仿真，需要導(dǎo)出VHDL或Verilog HDL網(wǎng)表。此網(wǎng)表是由針對(duì)特定FPGA器件的基本單元組成的。這些基本單元在FPGA廠家提供的廠家?guī)熘泻衅涠x和特性，且廠家一般提供其功能的 VHDL或Verilog VDL庫(kù)。因此，在Modelsim下進(jìn)行仿真，需要設(shè)置廠家?guī)煨畔?。如使用Altera公司的Apex20ke系列，需要將 Apex20ke_atoms.v(或.vhd)與Apex20ke_component.v文件設(shè)置或編譯到工程項(xiàng)目的對(duì)應(yīng)庫(kù)中。除網(wǎng)表外，還需要布局布線輸出的標(biāo)準(zhǔn)延時(shí)文件(sdf)，將sdf文件加入仿真可以在窗口化界面設(shè)置加入，或通過(guò)激勵(lì)指定。如使用Verilog HDL時(shí)加入反標(biāo)語(yǔ)句$sdf_annotate(“”，Top)通過(guò)參數(shù)路徑指定即可。

　　在綜合階段，應(yīng)利用設(shè)計(jì)指定的約束文件將RTL級(jí)設(shè)計(jì)功能實(shí)現(xiàn)并優(yōu)化到具有相等功能且具有單元延時(shí)(但不含時(shí)序信息)的基本器件中，如觸發(fā)器、邏輯門(mén)等，得到的結(jié)果是功能獨(dú)立于FPGA的網(wǎng)表。它不含時(shí)序信息，可作為后續(xù)的布局布線使用。使用FPGA Compiler II進(jìn)行綜合后可以導(dǎo)出EDIF網(wǎng)絡(luò)。

　　在實(shí)際階段，主要是利用綜合后生成的EDIF網(wǎng)表并基于FPGA內(nèi)的基本器件進(jìn)行布局布線?？梢岳貌季€工具Foundation Series選用具體器件(如Virtex系列器件)進(jìn)行布局布線加以實(shí)現(xiàn)，也可以使用布線工具Quartus選用Apex20ke系列器件進(jìn)行布局布線加以實(shí)現(xiàn)，同時(shí)輸出相應(yīng)的VHDL或Verilog HDL格式，以便在Modelsim下進(jìn)行仿真。

　　關(guān)于其它階段，因篇幅關(guān)系，在此不再述。

　　在數(shù)字系統(tǒng)設(shè)計(jì)的今天，利用多種EDA工具進(jìn)行處理，同時(shí)使用FPGA快速設(shè)計(jì)專(zhuān)用系統(tǒng)或作為檢驗(yàn)手段已經(jīng)成為數(shù)字系統(tǒng)設(shè)計(jì)中不可或缺的一種方式，了解并熟悉其設(shè)計(jì)流血應(yīng)成為現(xiàn)今電子工程師的一種必備知識(shí)。