基于多DSP的在線可重構(gòu)數(shù)字圖像并行處理系統(tǒng)設(shè)計

　　硬件結(jié)構(gòu)如圖6所示。圖像輸入FPGA—P，各DSP分別外擴一片雙口RAM，且將總線EMIFA接到FPGA—P。FPGA—P可用來完成圖像時序處理、圖像數(shù)據(jù)的轉(zhuǎn)換、圖像濾波等預(yù)處理工作，且可以靈活地將處理后的圖像數(shù)據(jù)保存到大容量公用數(shù)據(jù)存儲器SRAM中，并將各DSP訪問的仲裁邏輯或分配保存到各DSP外擴的雙口RAM中。這種結(jié)構(gòu)使系統(tǒng)可以輕松地適應(yīng)多路圖像輸入。

　　DSP陣列可以并行完成各種圖像處理算法。FPGA-C建立起DSP間的通信鏈路且暫存各DSP的處理結(jié)果。構(gòu)建通信鏈路的方法有：用FPGA—C在兩 DSP之間構(gòu)造FIF0或小容量雙口RAM，構(gòu)建EMIF—HPI通路等。DSP-M可以根據(jù)算法需求通過McBSP在線配置FPGA—C，F(xiàn)PGA—C 的配置文件存放在DSP—M外擴的Flash中，這樣就實現(xiàn)了DSP對FPGA的在線可重構(gòu)。同時，DSP-M擴展了USB、PCI、McBSP等多種接口用來輸出圖像處理結(jié)果。

　　3.2 實驗及結(jié)果分析

　　系統(tǒng)用于實現(xiàn)4路分辨率為256×256、幀頻為50 Hz的8位圖像(如圖7所示)的移動點源目標(biāo)識別。

　　處理過程包括圖像時序采集、轉(zhuǎn)換，圖像濾波，去除噪聲，姿態(tài)融合和目標(biāo)識別等環(huán)節(jié)。圖像分配和算法執(zhí)行所需平均時間僅為9.5 ms。

　　若用共享總線系統(tǒng)來實現(xiàn)，則多路圖像數(shù)據(jù)的存儲和分配以及處理器之間的通信將消耗大量時間，大大降低系統(tǒng)效率。若用分布式并行系統(tǒng)來實現(xiàn)，則姿態(tài)和多路圖像的綜合處理會給某一個處理器帶來很大的通信量和運算量。將實驗中的圖像處理任務(wù)在同等規(guī)模的3種系統(tǒng)上分別實現(xiàn)，執(zhí)行時間如圖8所示。

　　如圖9所示，這些不同形式的計算系統(tǒng)是性能和通用性的不同折衷。可重構(gòu)算系統(tǒng)代表了介于ASIC和通用處理器之間的計算途徑，在通用性和性能上都優(yōu)于傳統(tǒng)的硬件系統(tǒng)。圖像處理中數(shù)據(jù)量大、算法復(fù)雜，與其他計算技術(shù)相比，可重構(gòu)計算能充分發(fā)揮出效率優(yōu)勢?？芍貥?gòu)系統(tǒng)具有很多優(yōu)點，但重構(gòu)延遲和軟硬件劃分問題是應(yīng)用中需要重點考慮的問題。

　　結(jié) 語

　　傳統(tǒng)固定結(jié)構(gòu)并行圖像處理系統(tǒng)不能適應(yīng)多種圖像處理并行算法。而可重構(gòu)數(shù)字圖像并行處理系統(tǒng)數(shù)據(jù)流和結(jié)構(gòu)組織靈活，適于模塊化設(shè)計，能大大提高并行算法的執(zhí)行效率;有較強的通用性，同時其開發(fā)周期較短，易于維護和擴展?？芍貥?gòu)數(shù)字圖像并行處理系統(tǒng)為多媒體圖像處理提供了一個非常有價值的發(fā)展方向。