基于CMOS圖像傳感器的指紋識別設(shè)計

　　引　言

　　CMOS圖像傳感器是近年來得到快速發(fā)展的一種新型固態(tài)圖像傳感器。它將圖像傳感部分和控制電路高度集成在同一芯片里，體積明顯減小、功耗也大大降低，滿足了對高度小型化、低功耗成像系統(tǒng)的要求。與傳統(tǒng)的CCD圖像傳感器相比，CMOS圖像傳感器還具有集成度高、控制簡單、價格低廉等諸多優(yōu)點。因此隨著CMOS集成電路工藝的不斷進步和完善，CMOS圖像傳感器已經(jīng)廣泛應(yīng)用于各種通用圖像采集系統(tǒng)中。同時作為一種PC機與外圍設(shè)備間的高速通信接口，USB具有許多突出的有點： 連接簡便，可熱插拔，無需定位及運行安裝程序，無需連接外設(shè)時關(guān)機及重啟系統(tǒng)，實現(xiàn)真正的即插即用;高傳輸速率，USB1.1協(xié)議支持12Mb/s;不占用系統(tǒng)硬件資源，能夠自動檢測和配置外圍設(shè)備，不存在硬件沖突問題。

　　因此，利用CMOS數(shù)字圖像傳感器與USB接口數(shù)據(jù)傳輸來實現(xiàn)的指紋識別儀具有結(jié)構(gòu)簡單，體積小，便攜化等優(yōu)點?，F(xiàn)將介紹利用OMniVision公司的CMOS彩色數(shù)字圖像傳感器OV762M和cypress公司的EZ—USB AN2131QC USB控制傳輸芯片(內(nèi)部集成了增強形51內(nèi)核)來實現(xiàn)指紋信息的采集和USB傳輸，同時由于指紋傳感器輸出數(shù)據(jù)的速率(27MB/s)與USB控制器(AN2131QC)數(shù)據(jù)傳輸速率(12Mb/s)的不匹配，故系統(tǒng)采用了SRAM和CPLD構(gòu)成中間高速緩沖區(qū)。

　　系統(tǒng)結(jié)構(gòu)

　　應(yīng)用AN2131QC、CPLD和OV762M設(shè)計的指紋識別系統(tǒng)硬件框圖如圖1所示：

　　圖1　指紋識別硬件系統(tǒng)簡略框架圖

　　首先，AN2131QC通過I2C對指紋識別傳感器(OV7620)的窗口設(shè)置等參數(shù)進行配置，光學(xué)透鏡把像成在OV762M的像面上后，CMOS圖像傳感器(OV7620)對其進行空間采樣，并按照一定的幀頻連續(xù)輸出8位的數(shù)字圖像數(shù)據(jù)Y[7∶M](輸出數(shù)字圖像數(shù)據(jù)的幀同步信號為VSYNC，水平有效信號為HREF，輸出時鐘信號為PCLK)。為了實現(xiàn)指紋傳感器輸出數(shù)據(jù)與USB控制器(AN2131QC)讀取數(shù)據(jù)速度與時序的匹配，使用了SRAM(IS61C1024)和CPLD構(gòu)成高速緩沖區(qū)，利用此高速緩沖區(qū)將OV762M采集的指紋數(shù)據(jù)緩存。最后AN2131QC實現(xiàn)與上位機的USB通信，將高速緩沖區(qū)中數(shù)據(jù)的傳輸?shù)絇C機進行相應(yīng)圖像處理。

　　CMOS數(shù)字圖像傳感器OV7620

　　CMOS數(shù)字圖像傳感器OV762M集成了一個664×492 的感光陣列、幀(行)控制電路、視頻時序產(chǎn)生電路、模擬信號處理電路、A/D轉(zhuǎn)換電路、數(shù)字信號輸出電路及寄存器I2C編程接口。感光陣列得到原始的彩色圖像信號后，模擬處理電路完成諸如顏色分離與均衡、增益控制、gamMA校正、白電平調(diào)整等主要的信號處理工作，最后可根據(jù)需要輸出多種標準的視頻信號。視頻時序產(chǎn)生電路用于產(chǎn)生行同步、場同步、混合視頻同步等多種同步信號和像素時鐘等多種內(nèi)部時鐘信號，外部控制器可通過I2C總線接口設(shè)置或讀取OV762M的工作狀態(tài)、工作方式以及數(shù)據(jù)的輸出格式等。

　　AN2131QC通過I2C總線接口設(shè)定OV762M的寄存器來控制輸出幀率在0.5幀/s～3M幀/s之間變化，輸出窗口在4×2～664×492 之間可調(diào)(默認輸出640×48M的標準VGA格式)，設(shè)置黑白平衡等。根據(jù)指紋采集的需要，窗口輸出設(shè)置為： 320×288，經(jīng)過設(shè)定后的OV762M輸出時序如圖2 所示：

　　圖2　0V762M輸出時序

　　VSYNC是垂直場同步信號(也是每幀同步信號，CMOS是按列采集圖像的)，其下降沿表示一幀圖像的開始，HREF 提供了一種有效的控制方式，當(dāng)輸出像素行列分別處于設(shè)定窗口之間時HREF 為有效高電平，此時輸出有效的視頻數(shù)據(jù)，PCLK是輸出數(shù)據(jù)同步信號，上升沿輸出一個有效的像素Y[7∶M]。

　　基于CPLD技術(shù)的高速數(shù)據(jù)緩沖區(qū)的實現(xiàn)

　　在由CPLD和SRAM構(gòu)成的高速數(shù)據(jù)緩沖區(qū)中，CPLD充當(dāng)了SRAM的控制器，其內(nèi)部電路實現(xiàn)框圖如圖3所示：

　　圖3　SRAM高速緩沖區(qū)控制器的CPLD實現(xiàn)

　　圖3中ram_rd，raM_wr為輸出到SRAM的讀寫信號線，raM_data，ram_addr為SRAM的數(shù)據(jù)地址總線;latch_f為SRAM的讀寫允許信號，當(dāng)為高電平時允許對SRAM寫操作，為低電平時允許對SRAM讀操作;兩個8路三態(tài)門用于隔離總線，當(dāng)對SRAM寫時，輸出cpu_datA為高阻態(tài)，當(dāng)對SRAM讀時，將采集數(shù)據(jù)信號Y [7∶M]隔離;cpu_rds，vsync為開始讀寫信號，單個正脈沖將SRAM地址置0;cpu_rD作為SRAM快速讀脈沖，pclk為SRAM寫脈沖;irq為寫滿標志，用于向上提供中斷標志;地址發(fā)生器用于產(chǎn)生SRAM地址(IS61C1024有17根地址線)。

　　圖4　CPLD實現(xiàn)的仿真波形

　　由圖3中邏輯知道，當(dāng)允許對SRAM寫(latch_f=1)且采集的數(shù)據(jù)有效(href=1)時，pclk脈沖通過地址發(fā)生器產(chǎn)生地址(sync單個正脈沖將SRAM地址復(fù)位到0)，將采集的數(shù)據(jù)Y[7∶M]寫入SRAM中，當(dāng)寫滿(寫完一幀的32M像素×288像素)時，irq信號有效，通過中斷將latch_f置低允許將SRAM數(shù)據(jù)讀出(cpu_rds單個正脈沖將SRAM地址復(fù)位到0)，此后cpu_rD通過地址發(fā)生器產(chǎn)生地址將SRAM中數(shù)據(jù)讀出到USB緩沖區(qū)。上述邏輯仿真波形如圖4 所示(由于數(shù)據(jù)線和地址線較多，故只取其中部分信號時序，cpu_datA為X 表示其值根據(jù)SRAM數(shù)據(jù)總線上具體值而定)，由圖4 可知，CPLD實現(xiàn)了對SRAM的控制，與SRAM一起組成了高速數(shù)據(jù)緩沖區(qū)。