C語言在FPGA上實(shí)現(xiàn)DSP的解決方案

最后，你還必須分析各個算法，將其按步分解成由數(shù)學(xué)運(yùn)算(加、減、乘、除、積分)、延遲、保存到內(nèi)存和查表等操作。無論多復(fù)雜的算法都可以分解成這些最基本的操作，而且這些操作在相互無關(guān)聯(lián)的情況下可以并行處理。我們的示例應(yīng)用可以這樣被加速：9個處理周期被充分地進(jìn)行管道處理，在初始延遲后的每個時鐘都輸出一個結(jié)果，然后這些周期被嵌入到X、Y和Θ的三維循環(huán)中，因此總的周期數(shù)為9+(9*X*Y*Θ)，即在每個處理塊中只包括9個這樣的周期：延遲+(9個周期*64個像素*64個像素*64位深度)。

盡管FPGA中可以實(shí)現(xiàn)浮點(diǎn)運(yùn)算單元，但它們能迅速消耗FPGA的資源，所以如果可以，最好謹(jǐn)慎使用。主要依靠浮點(diǎn)運(yùn)算的算法最好轉(zhuǎn)換成定點(diǎn)運(yùn)算，這樣你既可利用用“模塊浮點(diǎn)”方法，又可通過定點(diǎn)的方法設(shè)計整個系統(tǒng)。然后，通過對比實(shí)際輸出與原始的全浮點(diǎn)運(yùn)算的軟件實(shí)現(xiàn)來確定轉(zhuǎn)換精度。在霍爾算法的例子中，14b+7b的定點(diǎn)分辨率與全浮點(diǎn)的結(jié)果完全相同。

2確定資源

在接下來的設(shè)計中，需要對每個處理部分的時鐘周期計數(shù)。通常，每個時鐘周期可以完成二到三個運(yùn)算，然后確定所需的FPGA資源以適應(yīng)代碼?？梢栽诙鄠€FPGA中分段運(yùn)行代碼來獲得更高的計算能力。這些解決方案的拓展非常容易，只要使用所需的多個FPGA(最多5個)，系統(tǒng)將自動檢測它們。在該例子中，設(shè)計是基于處理塊的。這些塊按順序被發(fā)送給每個FPGA，或者從每個FPGA收集起來(其邏輯是代碼的一部分)。一個FPGA的加速比例可以達(dá)到37:1，而10個FPGA(每兩個電路板上有5個)可以達(dá)到370:1。對設(shè)計進(jìn)行編碼相對簡單，因?yàn)樵O(shè)計主要由C語言完成，除了一些需要特殊Handel-C指令的新功能。這些新指令包括：增強(qiáng)位操作、并行處理、宏操作和公式、任意寬度的變量、FPGA存儲器接口、RAM和ROM類型、信號(代表硬件中的信號線)以及通道(在代碼并行分支或時鐘域之間通信)。工具條中的“代碼轉(zhuǎn)換”可以完成C和Handel-C的樣本轉(zhuǎn)換。

3對環(huán)境的仿真

再下一步是建立仿真環(huán)境，并在其中測試和優(yōu)化硬件代碼。仿真環(huán)境提供了完整的bit-true/cycle-true仿真，并對FPGA的實(shí)現(xiàn)進(jìn)行可靠的模擬。利用設(shè)計輸出與C軟件仿真輸出的比較來測試精度，同樣也可得到FPGA處理器上真實(shí)運(yùn)行速度的報告。通常，進(jìn)行結(jié)構(gòu)塊仿真有助于找到設(shè)計中的問題，因?yàn)檫@些塊在重組后可以確定總體的運(yùn)行效果?？稍诜抡孢^程中做進(jìn)一步的調(diào)整，如利用流水線在每個時鐘周期內(nèi)進(jìn)行單輸入單輸出的測試，或?qū)⑻幚磉^程細(xì)分到更多的并行數(shù)據(jù)流中直到FPGA的資源利用率達(dá)到100%。此外，在硬件編譯時也能發(fā)現(xiàn)算法的最慢點(diǎn)并對其優(yōu)化，在FPGA甚至板子之間分割算法還可以獲得額外的速度。利用軟件，進(jìn)一步調(diào)整可獲得更好的性能。然而，精確調(diào)整帶來的性能增益卻會下降。通過簡單的增加FPGA非常具有成本效益。并不需要使設(shè)計完美化，因?yàn)榛谶@些結(jié)果的設(shè)計可以在任何時候進(jìn)行快速的仿真和優(yōu)化。一旦仿真完成，就可以將設(shè)計編譯到硬件里并激活數(shù)據(jù)流管理(DSM)，以便將數(shù)據(jù)流送到FPGA處理器板而不是仿真器中。

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