一種毫米波CMOS射頻芯片嵌入式偶極子天線

仿真天線輻射效率近似為百分之16。這可能是CMOS基底損耗造成的。H平面圖樣除了在某個特定方向存在一些衰減之外近似為全向圖樣。H平面仿真最大，最 小和平均增益分別近似為-9，-16和-11dBi。用Simons和Lee描述的技術(shù)測得晶圓上測量天線絕對功率增益。如圖7所示，兩個相同的射頻芯片 嵌入式天線面對面距離R放置。其中一個天線為發(fā)射天線，而另一個為接收天線。分隔兩相同天線的距離R應滿足遠場條件，即大于等于

這里D和λ0分別為射頻芯片嵌入式天線最大孔徑與工作頻率自由空間波長。從Friis的功率傳輸公式得知，最大功率天線增益（在偶極子天線的中心前向上）由下式給出：

這里

Gt和Gr =發(fā)送和接收天線增益

Pt =發(fā)送功率

Pr =接收功率

同樣，因為兩天線相同，Gr= Gt=G。功率比Pr/Pt為由VNA得來的實測直接傳輸系數(shù)|S21|2。圖8給出了晶片上測量設置的探針臺顯微圖。60GHz實測最大天線功率增益約為-10dBi。這與仿真結(jié)論完美一致。表2給出了天線輻射特征的性能總結(jié)。

圖7 射頻芯片嵌入式天線晶片上測試的配置圖示

結(jié)論

本文討論了一種帶有集成微帶過孔不平衡-平衡器，60GHz毫米波CMOS射頻芯片嵌入式偶極子天線的設計，制造和晶圓上測量。這是為了利用集成低成本單 片集成CMOS射頻前端電路的天線為60GHz無線電實現(xiàn)一種射頻芯片嵌入式系統(tǒng)（SoC）。天線芯片使用0.18微米CMOS工藝制造，芯片尺寸為 0.75 × 0.66 mm。

使用了基于FEM的一種3D全波EM solver—HFSS進行設計仿真。對輸入VSWR和射頻芯片嵌入式天線的最大天線功率增益做了晶圓上測量。實測天線VSWR在55到65GHz之間小 于3。實測H平面輻射圖樣近似為全向圖樣，而且仿真天線輻射效率近似為16。這可能是CMOS基底損耗引起的。60GHz處實測天線功率增益約為 -10dBi，這與仿真結(jié)果很好地一致。今后將會獲得所設計的帶有60GHz CMOS射頻前端電路的60GHz射頻芯片嵌入式天線的集成產(chǎn)品。

表2 帶過孔不平衡-平衡器的60GHz CMOS射頻芯片嵌入式偶極子天線性能總結(jié)

圖8 探針臺晶圓測試設置

申明

作者想感謝臺灣National Science委員會芯片制造中心（CIC）在TSMC CMOS工藝方面的幫助。