DVB-S射頻調(diào)制的FPGA設(shè)計(jì)方案

DVB-S標(biāo)準(zhǔn)只是規(guī)定了信道編碼及調(diào)制方式，沒有提供具體的射頻調(diào)制方案，DVB-S標(biāo)準(zhǔn)要求載波的頻率范圍為950 MHz-2150 MHz，由于受到FPGA內(nèi)部資源運(yùn)算速度的限制，一般只能實(shí)現(xiàn)中頻調(diào)制[1]。傳統(tǒng)的射頻調(diào)制是在中頻調(diào)制后加模擬上變頻，如中頻調(diào)制之后采用 AD8346[2]進(jìn)行射頻調(diào)制，但這樣就增加了設(shè)計(jì)的復(fù)雜度及成本。本文采用ADI公司最新推出的AD9789與FPGA相結(jié)合的方法實(shí)現(xiàn)了全數(shù)字 DVB-S標(biāo)準(zhǔn)射頻調(diào)制。
1 系統(tǒng)構(gòu)架
AD9789[3] 14 bit TxDAC芯片內(nèi)部集成了QAM編碼器、內(nèi)插器和數(shù)字上變頻器，可為有線基礎(chǔ)設(shè)施實(shí)現(xiàn)2.4 GHz的采樣率。AD9789 TxDAC支持DOCSIS-III、DVB_C 2個標(biāo)準(zhǔn)，并不支持DVB-S標(biāo)準(zhǔn)。配置選項(xiàng)可以設(shè)置數(shù)據(jù)路徑來為QAM編碼器和SRRC濾波器設(shè)置旁路，從而使DAC能夠用于諸如無線基礎(chǔ)設(shè)施等多種應(yīng)用中。本文就是利用這一點(diǎn)實(shí)現(xiàn)了DVB_S的射頻調(diào)制，在FPGA內(nèi)部實(shí)現(xiàn)DVB-S信道編碼[3](隨機(jī)化、RS編碼、卷積交織、卷積壓縮編碼)、星圖映射、SRRC 濾波器（滾降系數(shù)為0.35），經(jīng)ODDR模塊給AD9789提供復(fù)數(shù)數(shù)據(jù)。其射頻調(diào)制方案如圖1所示。

2 可變符號率的設(shè)計(jì)
DVB-S調(diào)制器符號率一般支持1 MS/s～45 MS/s可調(diào)，這就需要對TS流進(jìn)行速率調(diào)整。整個DVB_S信道編碼有2次速率的變化：(1)RS編碼，它將188的包結(jié)構(gòu)變成204的包結(jié)構(gòu)，數(shù)據(jù)輸出的速率為輸入的204/188倍。(2)卷積壓縮編碼，由于卷積壓縮編碼采用不同的編碼比率，如1/2、2/3、3/4、5/6、7/8，對應(yīng)的輸出數(shù)據(jù)速率就變成輸入數(shù)據(jù)速率的1、3/4、2/3、3/5、4/7倍，針對符號率的設(shè)計(jì)，本文提出了符號率的設(shè)計(jì)公式：FBAND=A×204 /188×8×1/2×(N/N-1)，其中A為TS流的輸入數(shù)據(jù)速率，N的取值為2、3、4、6、7，之所以乘以8是因?yàn)樵诰矸e編碼時要進(jìn)行數(shù)據(jù)的并串轉(zhuǎn)換。

本文采用插空包的方式實(shí)現(xiàn)RS編碼速率調(diào)整，其設(shè)計(jì)思路是在信道編碼之前對TS流進(jìn)行一次速率調(diào)整，將188的數(shù)據(jù)包變成204的數(shù)據(jù)包，這樣大大簡化了后端的設(shè)計(jì)，具體的操作就是通過FIFO實(shí)現(xiàn)，由于TS流速率慢，所以先寫FIFO，等到寫滿一半，開始讀，讀的時候每次只讀188個數(shù)據(jù)，然后再在其后添加16 B數(shù)據(jù)，添加0即可，這樣就變成了204個字節(jié)的包結(jié)構(gòu)。由于讀的速率很快，有可能讀空，所以要判斷FIFO內(nèi)部所剩下的數(shù)據(jù)，當(dāng)不滿188 B時，就插入204 B的空包，這樣可以保證速率調(diào)整之后的數(shù)據(jù)是連續(xù)的。符號率的設(shè)計(jì)公式變成：FBAND=B×8×1/2×(N/N-1)，只需要改變B及N的值就可以實(shí)現(xiàn)符號率的可變。
針對卷積壓縮編碼速率調(diào)整，本文采用重配置DCM[4]與FIFO結(jié)合的方式實(shí)現(xiàn)，由于調(diào)制采用不同的編碼率，導(dǎo)致輸出的數(shù)據(jù)速率是可變的，這就使得數(shù)據(jù)的輸出時鐘是輸入時鐘的非整數(shù)倍，很難做到小數(shù)分頻，所以提出了用重配置DCM的方式提供可靠的時鐘對應(yīng)關(guān)系。經(jīng)卷積壓縮編碼后的數(shù)據(jù)輸出是不連續(xù)的，為了便于后續(xù)數(shù)據(jù)升采樣的處理，通過一個FIFO將數(shù)據(jù)打成勻速的。

3 AD9789基本結(jié)構(gòu)[5]
AD9789 包含一個用于器件配置和狀態(tài)寄存器回讀的 SPI(串行外設(shè)接口)端口。靈活的數(shù)字接口可以適應(yīng)4 bit～32 bit的數(shù)據(jù)總線寬度，并且可以接收實(shí)數(shù)或復(fù)數(shù)數(shù)據(jù)，最多可接收4路輸入信號。每一路信號最大能經(jīng)過5級半帶插值濾波，插值之后的數(shù)據(jù)與NCO生成的正余弦信號相乘，再經(jīng)過通道增益變化，4路信號相加后再通過總增益調(diào)整、16倍插值和帶通濾波器實(shí)現(xiàn)數(shù)字上變頻，最后經(jīng)數(shù)模轉(zhuǎn)換輸出，其原理如圖2所示。4個通道的基帶處理模塊內(nèi)部結(jié)構(gòu)相同，如圖3所示。在本設(shè)計(jì)中，旁路掉QAM編碼器和SRRC濾波器，經(jīng)過5級半帶插值后，通過調(diào)節(jié)P/Q值，可實(shí)現(xiàn)不同符號率的調(diào)整。

4 AD9789上變頻原理及配置流程[5]
基帶信號經(jīng)過插值后與NCO生成的正余弦信號相乘，從而把基帶信號頻譜調(diào)制到0～fDAC/16之間完成基帶調(diào)制，即實(shí)現(xiàn)圖4(a)～圖(b)的轉(zhuǎn)換。經(jīng)過16倍插值濾波器后，形成16個奈奎斯特區(qū)，后15個區(qū)內(nèi)的頻譜為第1奈奎斯特區(qū)基帶調(diào)制信號的鏡像頻譜，通過配置帶通濾波器的中心頻率，可濾除不需要的15個鏡像，得到要想的調(diào)制信號，如圖4(c)所示。AD9789的這種特殊架構(gòu)，使得輸出的調(diào)制信號頻率范圍為0～fDAC，而fDAC最高可達(dá) 2.4 GHz，完全可以滿足DVB-S標(biāo)準(zhǔn)L波段輸出的要求。

AD9789通過SPI接口進(jìn)行參數(shù)配置，配置時鐘SCLK不能超過25 MHz。寫操作時，在SCLK上升沿有效。讀操作時，數(shù)據(jù)在SCLK下降沿有效。AD9789的配置指令由指令控制字和操作數(shù)2部分組成。指令控制字包括 3部分：讀寫操作指示位、一次讀寫的字節(jié)個數(shù)和起始寄存器的地址。如果執(zhí)行寫操作，操作數(shù)就是要寫入寄存器的值。如果執(zhí)行讀操作，則操作數(shù)就是從相應(yīng)寄存器中讀到的值。缺省情況下，SDIO是輸入，SDO是輸出，讀寫數(shù)據(jù)高位在前。

配置AD9789時需要注意，大部分寄存器都是立即更新，但0x16～0x1D，0x22～0x23除外。只有在0x1E[7]為1 后，0x16～0x1D寄存器數(shù)據(jù)才更新。只有當(dāng)0x24[7]位由0變?yōu)?后，0x22～0x23才更新。0x1E[7]會自動清零，但0x24[7] 不會。為了保證來自FPGA的數(shù)據(jù)與AD9789的采樣時鐘相位一致，AD9789內(nèi)部集成可編程重定時器，使用三級寄存器來實(shí)現(xiàn)重定時功能，具體由內(nèi)部寄存器0x21[2:0]、0x23[7:0]控制。配置AD9789的流程如表1所示。

5 FPGA與AD9789的接口設(shè)計(jì)
AD9789的工作時鐘由ADF4350與ADCLK914聯(lián)合提供。ADF4350[6]是ADI公司推出的業(yè)界首款全集成的頻率合成器，內(nèi)置片上 VCO(壓控振蕩器)與PLL(鎖相環(huán))，支持137.5 MHz～4.4 GHz范圍內(nèi)的連續(xù)調(diào)諧，且支持整數(shù)小數(shù)分頻，具有出色的相位噪聲性能，完全可以滿足本系統(tǒng)的要求。
ADCLK914[7]是一款采用ADI公司專利的互補(bǔ)雙極性(XFCB-3)硅鍺(SiGe)工藝技術(shù)制造的超快型時鐘/數(shù)據(jù)緩沖器。ADCLK914 具備高壓差分信號(HVDS)輸出，適合用于驅(qū)動ADI最新的高速數(shù)模轉(zhuǎn)換器(AD9789、AD9739)。

本系統(tǒng)中，在FPGA內(nèi)部完成信道編碼、星座映射及基帶成形。AD9789數(shù)據(jù)接口總線采用32 bit，LVDS模式，只使用一個通道。所以輸入為一路復(fù)數(shù)數(shù)據(jù)信號，數(shù)據(jù)為16 bit的差分信號。根據(jù)所選的接口模式，在采樣時鐘上升沿，采樣得到的16 bit數(shù)據(jù)為I, 在采樣時鐘下降沿，采樣得到的16位數(shù)據(jù)為Q,調(diào)用一個ODDR模塊，將基帶成形后的I路數(shù)據(jù)和Q路數(shù)據(jù)合二為一，以LVDS模式輸出，分別與 AD9789的DP[15:0]和DN[15:0]相連。ODDR的工作時鐘直接來自DCO，DCO是AD9789數(shù)據(jù)的采樣時鐘輸出，由FDAC分頻產(chǎn)生，具體由內(nèi)部寄存器0x22[5:4]決定，確保FPGA輸出數(shù)據(jù)和AD9789的數(shù)據(jù)采樣時鐘速率相等。

本文詳細(xì)介紹了DVB_S可變符號率的設(shè)計(jì)，利用新器件AD9789能實(shí)現(xiàn)數(shù)字上變頻的特性，結(jié)合FPGA，提出了一套解決全數(shù)字DVB-S射頻調(diào)制的方案，并給出了配置AD9789的詳細(xì)流程。結(jié)合具體實(shí)例，給出了重要參數(shù)的設(shè)置方法，與傳統(tǒng)的射頻調(diào)制相比，免去對片外混頻器和低通濾波器的需求，具有更佳的性能、更低的成本和更好的靈活性，可廣泛用于電纜調(diào)制解調(diào)器系統(tǒng)。