RFIC設(shè)計(jì)挑戰(zhàn)及設(shè)計(jì)流程詳解

近年來(lái)，移動(dòng)通信的市場(chǎng)需求增長(zhǎng)迅速，當(dāng)前的移動(dòng)通信系統(tǒng)已經(jīng)可以使用成熟的信號(hào)處理技術(shù)來(lái)獲取更高的信息傳輸速率。下一代無(wú)線系統(tǒng)的設(shè)計(jì)難度將增大，主要體現(xiàn)在對(duì)多標(biāo)準(zhǔn)和可重配置性的支持。不同的通信標(biāo)準(zhǔn)在中心頻率、信號(hào)帶寬、信噪比和線性度等方面差異很大。這對(duì)所有的射頻(RF)前端構(gòu)建模塊的設(shè)計(jì)有很重要的影響，必須進(jìn)行全面的權(quán)衡分析以選擇最佳的架構(gòu)，并為單獨(dú)的電路模塊選擇合適設(shè)計(jì)規(guī)范。

　　RFIC設(shè)計(jì)挑戰(zhàn)

　　數(shù)字信號(hào)處理的復(fù)雜度正在穩(wěn)步上升。數(shù)字模塊能夠部分補(bǔ)償由模擬前端模塊帶來(lái)的信號(hào)損害。為了充分驗(yàn)證復(fù)雜的數(shù)字補(bǔ)償算法以及由相位噪聲、非線性和失配等模擬非理想特性所帶來(lái)的影響，數(shù)字和模擬模塊必須協(xié)同驗(yàn)證。實(shí)現(xiàn)RF/基帶協(xié)同設(shè)計(jì)的瓶頸是在RF前端出現(xiàn)的頻率高達(dá)GHz的RF載波信號(hào)。為了在晶體管級(jí)對(duì)一個(gè)完整的通信鏈路的誤碼率(BER)和誤包率(PER)進(jìn)行仿真，必須將已調(diào)信號(hào)運(yùn)行數(shù)千個(gè)周期，這種做法成本很高甚至無(wú)法實(shí)現(xiàn)。

　　除了對(duì)實(shí)際設(shè)計(jì)進(jìn)行設(shè)計(jì)規(guī)范確認(rèn)的性能驗(yàn)證外，另一個(gè)關(guān)鍵要求是對(duì)整個(gè)芯片的功能驗(yàn)證。在數(shù)字控制電路(負(fù)責(zé)各種操作模式的使能，如上電、斷電、接收、發(fā)射和頻帶選擇等)和模擬前端之間的接口的實(shí)現(xiàn)錯(cuò)誤是導(dǎo)致設(shè)計(jì)返工的重要原因。

　　IC設(shè)計(jì)工程師通常會(huì)恪守由系統(tǒng)設(shè)計(jì)師制定的預(yù)算要求。他們也許能證明更寬松的IC設(shè)計(jì)規(guī)范也能達(dá)到系統(tǒng)級(jí)設(shè)計(jì)要求，但是在缺乏理論驗(yàn)證的情況下，花費(fèi)大量時(shí)間用于優(yōu)化電路并不必要。由于需要不同的專業(yè)知識(shí)和工具，通?；鶐Ш湍M/RF這兩部分是分開(kāi)進(jìn)行設(shè)計(jì)、仿真和驗(yàn)證。系統(tǒng)級(jí)設(shè)計(jì)的主要目標(biāo)是找到一種合適的算法和架構(gòu)，以便以最低的成本實(shí)現(xiàn)需要的功能和性能。

　　但是在實(shí)際物理實(shí)現(xiàn)階段，RFIC設(shè)計(jì)工程師仍然要面對(duì)很多嚴(yán)峻的挑戰(zhàn)。以無(wú)線收發(fā)器這種大型IC為例，較高的信號(hào)傳輸速率使電路對(duì)寄生效應(yīng) (包括寄生電感和噪聲)非常敏感等。因此RFIC設(shè)計(jì)流程的實(shí)質(zhì)是管理、復(fù)制和控制版圖后仿真及其效果，并在整個(gè)設(shè)計(jì)過(guò)程中高效地使用這些信息。

　　RFIC設(shè)計(jì)還要求設(shè)計(jì)工程師具有RF領(lǐng)域?qū)I(yè)的和獨(dú)特的分析技術(shù)，這些跨越頻域和時(shí)域的分析方法，其選擇決定于電路類型、設(shè)計(jì)工程師技術(shù)水平、電路尺寸或設(shè)計(jì)風(fēng)格。為了方便選擇，就需要用仿真的方法提供一個(gè)無(wú)縫的集成環(huán)境。

　　在RFIC設(shè)計(jì)領(lǐng)域，集成化也是大勢(shì)所趨。過(guò)去，RFIC被看作一個(gè)相對(duì)獨(dú)立的設(shè)計(jì)領(lǐng)域，現(xiàn)在，很多RFIC包含了ADC、DAC和PLL功能，以及在數(shù)字設(shè)計(jì)環(huán)境中創(chuàng)建并集成到芯片中的數(shù)字合成器。另一方面，RF模塊也正在被添加進(jìn)大型SoC中以實(shí)現(xiàn)單芯片解決方案。采用系統(tǒng)級(jí)封裝 (SiP)還可以集成其它功能，與RFIC和SoC設(shè)計(jì)方法一樣，采用SiP技術(shù)也會(huì)面臨相似的驗(yàn)證問(wèn)題。

　　一個(gè)全面的設(shè)計(jì)解決方案必須能夠解決這些挑戰(zhàn)，包括：

　　1. 為系統(tǒng)級(jí)設(shè)計(jì)和IC實(shí)現(xiàn)提供全面的鏈接；

　　2. 在一個(gè)系統(tǒng)級(jí)環(huán)境下進(jìn)行IC驗(yàn)證，以充分利用現(xiàn)有的無(wú)線單元庫(kù)、模型和測(cè)試基準(zhǔn)(TEST bench)；

　　3. 支持在不同抽象級(jí)的全芯片混合級(jí)仿真；

　　4. 在經(jīng)過(guò)優(yōu)化的仿真時(shí)間內(nèi)，在芯片級(jí)和模塊級(jí)進(jìn)行詳細(xì)的分析；

　　5. 可管理和仿真全部寄生效應(yīng)；

　　6. 在適當(dāng)?shù)脑O(shè)計(jì)點(diǎn)，提供版圖自動(dòng)化功能；

　　7. 支持在整個(gè)設(shè)計(jì)過(guò)程中多個(gè)層次的無(wú)源器件建模(passive modeling)。

　　必須在單一設(shè)計(jì)環(huán)境中滿足以上所有要求，這不僅有助于RFIC設(shè)計(jì)工作，而且有助于與模擬/AMS和數(shù)字設(shè)計(jì)的集成。在多個(gè)抽象級(jí)(包括芯片級(jí)和模塊級(jí))情況下，設(shè)計(jì)可以獨(dú)立于物理實(shí)現(xiàn)策略而被往復(fù)迭代以方便驗(yàn)證/實(shí)現(xiàn)。

　　無(wú)線RFIC設(shè)計(jì)流程

　　無(wú)線RFIC設(shè)計(jì)流程如圖1所示。該流程覆蓋了自系統(tǒng)設(shè)計(jì)到物理實(shí)現(xiàn)的全部過(guò)程，符合前面談到的“從兩端到中間”的設(shè)計(jì)方法。

圖1：無(wú)線RFIC設(shè)計(jì)流程

　　1. 使用系統(tǒng)級(jí)資源

　　來(lái)自系統(tǒng)設(shè)計(jì)流程的保證是第一位的，而且是最高的抽象層次，系統(tǒng)級(jí)設(shè)計(jì)描述可作為頂層芯片的可執(zhí)行測(cè)試環(huán)境。周邊系統(tǒng)的模型可與芯片的高級(jí)模型結(jié)合起來(lái)生成一個(gè)可執(zhí)行的設(shè)計(jì)規(guī)范。系統(tǒng)設(shè)計(jì)要求可作為最早的設(shè)計(jì)規(guī)范來(lái)驅(qū)動(dòng)芯片級(jí)的設(shè)計(jì)要求，并最終成為可復(fù)用的測(cè)試基準(zhǔn)和回歸仿真模型。部分系統(tǒng)級(jí)的 IP資源也可用來(lái)確定系統(tǒng)的性能參數(shù)(如EVM、BER和PER)。

　　混合級(jí)仿真有助于系統(tǒng)和模塊設(shè)計(jì)工程師之間共享信息。為了保證系統(tǒng)環(huán)境和IC環(huán)境之間的接口，多模式仿真解決方案必須適合任何語(yǔ)言(包括 C/C++、SystemC、SystemVerilog、數(shù)字/混合信號(hào)/模擬行為級(jí)HDL語(yǔ)言以及SPICE)，并能為跨多模的電路設(shè)計(jì)提供不同專用的引擎和算法。

　　2. 設(shè)計(jì)規(guī)劃和仿真策略

　　一個(gè)復(fù)雜設(shè)計(jì)能否成功很大程度上取決于預(yù)先規(guī)劃的徹底性。如果在設(shè)計(jì)初期就對(duì)設(shè)計(jì)的頂層要求、模塊級(jí)要求和混合級(jí)策略有一個(gè)清晰的規(guī)劃的話， “從兩端到中間”的設(shè)計(jì)方式能夠保證所有的模塊都能滿足主要的設(shè)計(jì)規(guī)范要求，并允許更為靈活的進(jìn)度安排。因此，全面的仿真策略和建模規(guī)劃非常關(guān)鍵。在成功實(shí)現(xiàn)了高級(jí)的可執(zhí)行規(guī)范后，設(shè)計(jì)過(guò)程將深入到設(shè)計(jì)中某些特定的感興趣區(qū)域，并制定感興趣區(qū)域的驗(yàn)證計(jì)劃。驗(yàn)證計(jì)劃會(huì)規(guī)定測(cè)試如何執(zhí)行，并確定哪些模塊在測(cè)試中處于晶體管級(jí)。工程師要注意在建立和編寫(xiě)模型代碼時(shí)不要過(guò)分復(fù)雜化，在開(kāi)始時(shí)只需要簡(jiǎn)單的模型和必需的模型特性。

　　正式的規(guī)劃過(guò)程是實(shí)現(xiàn)高效、全面驗(yàn)證的前提，有助于在設(shè)計(jì)初期捕獲更多的設(shè)計(jì)錯(cuò)誤并減少設(shè)計(jì)迭代次數(shù)?？梢栽谧畛鯇?duì)高級(jí)的系統(tǒng)描述采用仿真和測(cè)試計(jì)劃，這樣能快速實(shí)現(xiàn)調(diào)試。經(jīng)驗(yàn)證有效后，它們會(huì)被用于模塊的混合級(jí)仿真，以減少在設(shè)計(jì)周期后期出錯(cuò)的風(fēng)險(xiǎn)。

　　3. 多模式仿真環(huán)境

　　對(duì)加入系統(tǒng)級(jí)測(cè)試基準(zhǔn)的RFIC進(jìn)行HDL建模是自上向下設(shè)計(jì)過(guò)程的開(kāi)始。這包括全部RF模塊，以及所有的模擬部分和/或數(shù)字模塊。第一步是在一個(gè)頂層測(cè)試基準(zhǔn)中對(duì)全芯片進(jìn)行行為級(jí)建模，并進(jìn)行一些系統(tǒng)測(cè)試(如EVM和BER)。這會(huì)對(duì)IC設(shè)計(jì)的模塊分割、模塊功能和理想的性能特性進(jìn)行驗(yàn)證。這種行為模型可作為混合級(jí)仿真的基礎(chǔ)，任何模塊都可以以晶體管級(jí)的形式插入進(jìn)來(lái)并在頂層環(huán)境下進(jìn)行驗(yàn)證。此外，全芯片和系統(tǒng)級(jí)的設(shè)定可作為一種回歸模板 (regression template)，隨著模塊逐步成熟而不斷用于驗(yàn)證，這也為整個(gè)設(shè)計(jì)過(guò)程提供了一種不斷演進(jìn)的設(shè)計(jì)方法。借助這種方法，在設(shè)計(jì)初期能夠發(fā)現(xiàn)大量的問(wèn)題，并能夠保證充足的時(shí)間來(lái)解決這些問(wèn)題。同時(shí)，不同的模塊也能以各自的進(jìn)度并行開(kāi)發(fā)。

　　在整個(gè)仿真環(huán)境中，同一電路有不同的分析視圖，其中可能包括行為級(jí)視圖、版圖前晶體管級(jí)視圖和有關(guān)寄生效應(yīng)的多種視圖。隨著模塊的逐漸成熟，需要增加更多的晶體管級(jí)信息以測(cè)試RF/模擬接口和RF/數(shù)字接口。同時(shí)還需要使用混合信號(hào)仿真器來(lái)處理模擬、數(shù)字和RF描述，并將行為級(jí)和晶體管級(jí)抽象混合起來(lái)。為每一個(gè)模塊或子模塊選擇合適的視圖，管理運(yùn)行時(shí)間和精確度，并在二者之間進(jìn)行權(quán)衡，這可以通過(guò)仿真選項(xiàng)來(lái)實(shí)現(xiàn)，例如將晶體管導(dǎo)入快速Spice 仿真器中，或?qū)⒕w管保持在全Spice模式下。這種配置對(duì)電路和接口的敏感度有很高的依賴性。由于需要重復(fù)利用這些配置，對(duì)這些配置進(jìn)行高效的管理顯得很重要。這也提供了一種非常有效的機(jī)制來(lái)建立支持ACD的持續(xù)回歸驗(yàn)證。

　　4. 模塊電路設(shè)計(jì)

　　接下來(lái)開(kāi)始電路的初步設(shè)計(jì)，首先進(jìn)行電路研究并了解性能規(guī)范要求。這種早期研究有助于形成頂層的版圖規(guī)劃，對(duì)于RFIC來(lái)說(shuō)頂層版圖規(guī)劃對(duì)噪聲和模塊級(jí)互連非常敏感。在該階段，可嘗試對(duì)螺旋電感等無(wú)源器件進(jìn)行綜合以滿足規(guī)范要求，并在芯片上進(jìn)行最初的布局。這個(gè)階段可進(jìn)行兩項(xiàng)重要的工作：為螺旋電感創(chuàng)建早期的模型，并在模塊級(jí)版圖完成前用于仿真；對(duì)螺旋電感之間的互感進(jìn)行初始分析?？稍谠撾A段為所有的電感創(chuàng)建器件模型以用于仿真。

　　可以按照設(shè)計(jì)工程師偏好的方法進(jìn)行仿真，頻域或者時(shí)域仿真均可，設(shè)計(jì)工程師要綜合考慮電路特點(diǎn)、仿真類型和仿真量等因素后再?zèng)Q定。一個(gè)單一的工藝設(shè)計(jì)套件和配套的設(shè)計(jì)環(huán)境可幫助設(shè)計(jì)工程師選擇合適的仿真算法?？筛鶕?jù)仿真類型以合適的方式顯示結(jié)果。當(dāng)模塊級(jí)的電路完成后，設(shè)計(jì)工程師可以在頂層環(huán)境下使用行為激勵(lì)和對(duì)外圍芯片的描述來(lái)驗(yàn)證這些電路。

　　5. 物理實(shí)現(xiàn)

　　版圖設(shè)計(jì)自動(dòng)化功能(自動(dòng)布線、連通性驅(qū)動(dòng)和設(shè)計(jì)規(guī)則驅(qū)動(dòng)的版圖設(shè)計(jì)和布局等)是非常高效的。由于緊密地結(jié)合了原理圖和設(shè)計(jì)約束規(guī)則，版圖設(shè)計(jì)自動(dòng)化能夠極大地提升工作效率。布線器能夠解決差分對(duì)、屏蔽線的布線問(wèn)題，并支持手動(dòng)設(shè)置每一根走線的布線約束。這就使物理設(shè)計(jì)過(guò)程像前端設(shè)計(jì)過(guò)程一樣具有可重復(fù)性。雖然在初期要投入一些時(shí)間來(lái)建立這些工具，但它們?cè)谝院蟮脑O(shè)計(jì)過(guò)程中都是可復(fù)用的。

　　6. 寄生參數(shù)提取

　　在版圖完成后，電磁場(chǎng)仿真(EM)可為無(wú)源器件生成高精度的模型。例如，可選擇幾個(gè)螺旋電感作為EM仿真的關(guān)鍵對(duì)象，具體做法是：用螺旋電感替換在設(shè)計(jì)過(guò)程中已經(jīng)創(chuàng)建的一些模型，混合并匹配現(xiàn)有的模型。設(shè)計(jì)工程師需要全面監(jiān)控螺旋電感的建模過(guò)程，并對(duì)運(yùn)行時(shí)間和精確度進(jìn)行權(quán)衡。

　　基于網(wǎng)絡(luò)的寄生提取是隨著版圖出現(xiàn)后在整個(gè)設(shè)計(jì)過(guò)程中最重要的一個(gè)環(huán)節(jié)。RF設(shè)計(jì)對(duì)于寄生效應(yīng)非常的敏感。由于設(shè)計(jì)工程師能夠掌握任何區(qū)域、走線或模塊的相關(guān)寄生信息，因此管理不同層次的寄生參數(shù)的信息就變得更為重要。不敏感的走線只需要RC參數(shù)，而敏感走線則需要RLC參數(shù)。帶有螺旋電感的走線可以以RLC和電感參數(shù)的形式提取出來(lái)，甚至可對(duì)最敏感的走線添加襯底效應(yīng)。同時(shí)，這些走線可以與無(wú)源器件的器件模型混合匹配。

　　當(dāng)頂層版圖實(shí)現(xiàn)后，噪聲分析(特別是襯底噪聲分析)可以保證有噪電路(如數(shù)字邏輯和PLL)不會(huì)影響到高度敏感的RF電路。設(shè)計(jì)工程師可以對(duì)此進(jìn)行檢查，如果關(guān)注的電路區(qū)域被影響到，設(shè)計(jì)工程師可以修改版圖規(guī)劃或在有噪電路周圍增加保護(hù)帶。然而，想在晶體管級(jí)對(duì)整個(gè)電路進(jìn)行仿真或包含所有的寄生信息往往是不現(xiàn)實(shí)的。一種解決方法是提取行為模型，但這會(huì)忽略不同模塊間連線的寄生效應(yīng)，因此必須支持層次化的提取能力和設(shè)計(jì)模塊間連線的寄生參數(shù)提取。

　　7. 校準(zhǔn)HDL模型

　　在模塊開(kāi)發(fā)完成后，可以根據(jù)關(guān)鍵的電路性能參數(shù)對(duì)最初的行為模型進(jìn)行反標(biāo)注，這樣可實(shí)現(xiàn)更為精確的HDL級(jí)仿真。雖然并不適用于所有效應(yīng)，但是這種方法能夠以更少的運(yùn)行時(shí)間成本獲得更為精確的性能信息，并能加速驗(yàn)證，減少全晶體管級(jí)驗(yàn)證的工作量。

　　用混合級(jí)仿真對(duì)模塊進(jìn)行驗(yàn)證有三個(gè)步驟。首先，在對(duì)模塊功能進(jìn)行驗(yàn)證時(shí)，要在系統(tǒng)級(jí)仿真中包含一個(gè)理想化的模塊模型；然后，用這個(gè)模塊的網(wǎng)表替換理想化模型來(lái)驗(yàn)證模塊的功能。這樣就能檢測(cè)出模塊缺陷給系統(tǒng)性能帶來(lái)的影響。

　　最后，用一個(gè)提取模型代替模塊的網(wǎng)表。通過(guò)對(duì)網(wǎng)表和提取模型的仿真結(jié)果進(jìn)行比較分析，可以對(duì)提取模型的功能性和精確度進(jìn)行驗(yàn)證。在以后對(duì)其他模塊進(jìn)行混合級(jí)仿真時(shí)使用經(jīng)過(guò)驗(yàn)證的提取模型而不是理想模型能有效提高其有效性。

　　如果操作合理，自下而上的驗(yàn)證方式能夠?qū)Υ笮拖到y(tǒng)實(shí)現(xiàn)更為詳細(xì)的驗(yàn)證。由于去掉了物理實(shí)現(xiàn)的細(xì)節(jié)而僅保留行為細(xì)節(jié)，行為仿真的執(zhí)行速度非?？?。隨著模塊逐漸成熟，由自下而上驗(yàn)證過(guò)程生成的行為模型越來(lái)越有用，并可用于第三方IP驗(yàn)證和復(fù)用。

　　對(duì)于包括射頻前端的無(wú)線系統(tǒng)來(lái)說(shuō)，自下而上的驗(yàn)證過(guò)程是驗(yàn)證大型系統(tǒng)性能的必然方法。如前所述，晶體管級(jí)的RF系統(tǒng)驗(yàn)證需要將調(diào)制信號(hào)運(yùn)行數(shù)千個(gè)周期，這往往是不現(xiàn)實(shí)的。用先進(jìn)的包絡(luò)分析技術(shù)替代傳統(tǒng)的瞬態(tài)仿真只能將仿真速度提高10~20倍。即使將傳統(tǒng)的通帶模型用于自下而上的提取技術(shù)，由于 RF載頻仍然存在，也無(wú)法將仿真速度提高到令人滿意的程度。只有將自下而上的模型提取技術(shù)和復(fù)雜的基帶或低通等效模型結(jié)合起來(lái)，載波信號(hào)才會(huì)被有效抑止，其仿真時(shí)間才足以實(shí)現(xiàn)全芯片級(jí)的誤包率分析。

　　為所有模塊都生成行為模型是一件耗時(shí)費(fèi)力的工作，而且只有極少的設(shè)計(jì)工程師具有這種專業(yè)技術(shù)。而自動(dòng)化的工具和方法學(xué)能夠根據(jù)特定應(yīng)用和技術(shù)需要，借助經(jīng)過(guò)驗(yàn)證的精度和開(kāi)放API來(lái)修改現(xiàn)有模板生成詳細(xì)的行為模型。