基于FPGA的任意分頻器設(shè)計(jì)

　　1、前言

　　分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如Altera的PLL，Xilinx的DLL)來進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達(dá)到對(duì)時(shí)鐘的操作目的。

　　2、整數(shù)倍分頻器的設(shè)計(jì)

　　2.1 偶數(shù)倍分頻

　　偶數(shù)倍分頻器的實(shí)現(xiàn)非常簡(jiǎn)單，只需要一個(gè)計(jì)數(shù)器進(jìn)行計(jì)數(shù)就能實(shí)現(xiàn)。如需要N分頻器(N為偶數(shù))，就可以由待分頻的時(shí)鐘觸發(fā)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器從0計(jì)數(shù)到N/2-1時(shí)，將輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，并給計(jì)數(shù)器一個(gè)復(fù)位信號(hào)，以使下一個(gè)時(shí)鐘開始從零計(jì)數(shù)。以此循環(huán)，就可以實(shí)現(xiàn)偶數(shù)倍分頻。以10分頻為例，相應(yīng)的verilog代碼如下：

　　regclk_div10;

　　reg [2:0]cnt;

　　always@(posedge clk or posedge rst) begin

　　if(rst)begin //復(fù)位

　　cnt<=0;

　　clk_div10<=0;

　　end

　　elseif(cnt==4) begin

　　cnt<=0; //清零

　　clk_div10<=~clk_div10; //時(shí)鐘翻轉(zhuǎn)

　　end

　　else

　　cnt<=cnt+1;

　　end

　　2.2 奇數(shù)倍分頻

　　奇數(shù)倍分頻因占空比不同，主要有以下兩種方法。對(duì)于非50%占空比的分頻，與偶數(shù)倍分頻類似，只需要一個(gè)計(jì)數(shù)器就能實(shí)現(xiàn)特定占空比的時(shí)鐘分頻。如需要1/11占空比的十一分頻時(shí)鐘，可以在計(jì)數(shù)值為9和10時(shí)均進(jìn)行時(shí)鐘翻轉(zhuǎn)，該方法也是產(chǎn)生抽樣脈沖的有效方法。相應(yīng)的verilog代碼如下：

　　always @(posedge clk or posedge rst) begin

　　if(rst)begin //復(fù)位

　　cnt<=0;

　　clk_div11<=0;

　　end

　　elseif(cnt==9) begin

　　clk_div11<=~clk_div11; //時(shí)鐘翻轉(zhuǎn)

　　cnt<=cnt+1; //繼續(xù)計(jì)數(shù)

　　end

　　elseif(cnt==10) begin

　　clk_div11<=~clk_div11; //時(shí)鐘翻轉(zhuǎn)

　　cnt<=0; //計(jì)數(shù)清零

　　end

　　else

　　cnt<=cnt+1;

　　end

　　對(duì)于50%奇數(shù)分頻器的設(shè)計(jì)，用到的思維是錯(cuò)位半個(gè)時(shí)鐘并相或運(yùn)算。具體實(shí)現(xiàn)步驟如下：分別利用待分頻時(shí)鐘的上升沿與下降沿進(jìn)行((N-1)/2)/N分頻，最后將這兩個(gè)時(shí)鐘進(jìn)行或運(yùn)算即可。以三分頻為例，相應(yīng)的電路原理圖和時(shí)序仿真圖如圖1和圖2所示，相應(yīng)代碼如下：

　　reg clk1;

　　reg[1:0]cnt1;

　　always@(posedge clk or posedge rst) begin

　　if(rst)begin //復(fù)位

　　cnt1<=0;

　　clk1<=0;

　　end

　　elseif(cnt1==1) begin

　　clk1<=~clk1; //時(shí)鐘翻轉(zhuǎn)

　　cnt1<=cnt1+1; //繼續(xù)計(jì)數(shù)

　　end

　　elseif(cnt1==2) begin

　　clk1<=~clk1; //時(shí)鐘翻轉(zhuǎn)

　　cnt1<=0; //計(jì)數(shù)清零

　　end

　　else

　　cnt1<=cnt1+1;

　　end

　　reg clk2;

　　reg[1:0]cnt2;

　　always@(negedge clk or posedge rst) begin

　　if(rst)begin //復(fù)位

　　cnt2<=0;

　　clk2<=0;

　　end

　　elseif(cnt2==1) begin

　　clk2<=~clk2; //時(shí)鐘翻轉(zhuǎn)

　　cnt2<=cnt2+1; //繼續(xù)計(jì)數(shù)

　　end

　　elseif(cnt2==2) begin

　　clk2<=~clk2; //時(shí)鐘翻轉(zhuǎn)

　　cnt2<=0; //計(jì)數(shù)清零

　　end

　　else

　　cnt2<=cnt2+1;

　　end

　　assignclk_div3=clk1 | clk2; //或運(yùn)算

　　圖1 50%占空比的三分頻電路原理圖

　　圖2 50%占空比的三分頻時(shí)序仿真圖