關(guān)于數(shù)Gpbs高速存儲(chǔ)器接口設(shè)計(jì)的分析
游戲機(jī)、數(shù)字電視(DTV)和個(gè)人電腦等流行的消費(fèi)類(lèi)電子產(chǎn)品的功能越來(lái)越多,性能也越來(lái)越高。這些產(chǎn)品數(shù)據(jù)處理能力的增強(qiáng)使它們的DRAM存儲(chǔ)器接口功能與產(chǎn)品本身的功能緊密聯(lián)系在一起,以支持更多功能和更高性能。數(shù)據(jù)速率達(dá)數(shù)Gbps的存儲(chǔ)器接口架構(gòu)可以幫助這些產(chǎn)品實(shí)現(xiàn)所需的功能和性能,但是存儲(chǔ)器接口設(shè)計(jì)必須克服艱巨的挑戰(zhàn)才能達(dá)到想要的產(chǎn)品性能和質(zhì)量。
本文引用地址:http://butianyuan.cn/article/264103.htm更新一代的DDR3DRAM和XDR DRAM物理層接口(PHY)具有一些特殊的性能,完全可以克服數(shù)Gbps存儲(chǔ)器接口架構(gòu)帶來(lái)的挑戰(zhàn)。但是,DDR3 SDRAM和XDR DRAM各自不同的特性使得它們適合不同的應(yīng)用場(chǎng)合。例如,在DTV應(yīng)用中,XDR DRAM比DDR3 SDRAM更具有成本和某些設(shè)計(jì)優(yōu)勢(shì),但DDR3 SDRAM非常適合要求存儲(chǔ)容量高、單位比特成本最低的設(shè)計(jì)。就像前代產(chǎn)品DDR2 SDRAM那樣,DDR3 SDRAM也是大批量普及型存儲(chǔ)器,能以盡可能最低的單位比特成本提供系統(tǒng)設(shè)計(jì)工程師要求的最大容量。
當(dāng)然,如果以最低單位比特成本提供大容量并不是主要的設(shè)計(jì)指標(biāo),那么XDR DRAM可能是個(gè)更好的選擇,特別是對(duì)DTV和HDTV等消費(fèi)電子產(chǎn)品而言。這些特殊設(shè)計(jì)要求高帶寬和小的存取粒度(access granularity),但不需要很大的容量。例如,典型的DTV設(shè)備要求帶寬為6.4GBps,這個(gè)要求可以通過(guò)2個(gè)512Mx8b XDR DRAM器件(提供128MB容量和合適的16B存取粒度)或4個(gè)1Gx8b DDR3 SDRAM器件(提供512MB容量和32 B存取粒度)來(lái)實(shí)現(xiàn)。在這種系統(tǒng)中,XDR解決方案可以比DDR3更好地匹配系統(tǒng)的帶寬、容量和存取粒度需求。XDR DRAM實(shí)際上在總體系統(tǒng)成本方面也更便宜,包括元件數(shù)量、電路板復(fù)雜度和設(shè)計(jì)時(shí)間等。
苛刻的物理效應(yīng)
在開(kāi)發(fā)數(shù)Gbps接口架構(gòu)時(shí),設(shè)計(jì)必須能夠克服一些物理效應(yīng)。這些物理效應(yīng)會(huì)影響信號(hào)時(shí)序并減小電壓余量,從而限制系統(tǒng)的性能。經(jīng)驗(yàn)豐富的系統(tǒng)設(shè)計(jì)工程師對(duì)這些物理效應(yīng)非常熟悉。在很多的新一代產(chǎn)品設(shè)計(jì)中,他們不斷面臨這些物理效應(yīng)的挑戰(zhàn),最終都很好地解決了這些挑戰(zhàn)。但對(duì)于數(shù)Gbps接口設(shè)計(jì)來(lái)說(shuō),這些問(wèn)題愈加嚴(yán)重,并提出了更高的挑戰(zhàn)性,因此它們迫切需要更新的解決方案。
舉例來(lái)說(shuō),數(shù)Gbps信號(hào)由于傳輸線的不連續(xù)會(huì)造成信號(hào)質(zhì)量惡化。在典型的存儲(chǔ)器通道中,這些不連續(xù)性表現(xiàn)在多個(gè)方面,從存儲(chǔ)控制器芯片的連接到封裝、從封裝連接到電路板,以及電路板級(jí)傳輸線上信號(hào)的不完整性。
存儲(chǔ)器通道傳輸線中的眾多阻抗不連續(xù)的地方會(huì)產(chǎn)生反射,高速I(mǎi)/O設(shè)計(jì)工程師將這些反射判斷為某種形式的信號(hào)干擾,或稱為碼間干擾(ISI)。這時(shí)的通道似乎還有剩余的存儲(chǔ)空間,因此前一個(gè)發(fā)送比特中的信息在發(fā)送結(jié)束時(shí)會(huì)反向影響下一個(gè)發(fā)送比特中的信息。將存儲(chǔ)器通道當(dāng)作傳輸線還面臨其它挑戰(zhàn),比如50Ω終端電阻可以很好地匹配傳輸線阻抗,從而消除反射和由此導(dǎo)致的ISI,但是即使是最新的片上端接方法也不可能實(shí)現(xiàn)完美的阻抗匹配,因?yàn)閭鬏斁€存在很多的不連續(xù)性。由于片上接收器存在寄生輸入電容,所以不可能實(shí)現(xiàn)理想的片上阻抗匹配。在更高頻率上,50Ω電阻將呈現(xiàn)非理想特性,這將進(jìn)一步導(dǎo)致反射和ISI。
阻抗不連續(xù)性和ISI效應(yīng)在低于兆比特每秒的傳輸速率時(shí)并不是主要問(wèn)題,但在數(shù)Gbps速率下,625ps數(shù)據(jù)眼圖很常見(jiàn)。如果終端阻抗不匹配,或者通道中存在太多不連續(xù)性,或者寄生輸入電容太高,設(shè)計(jì)工程師希望發(fā)送的625ps數(shù)據(jù)眼圖在到達(dá)接收器時(shí)將變成300ps數(shù)據(jù)眼圖。
此外,電路板的電氣連線還具有其它寄生電容,這會(huì)帶來(lái)明顯的信號(hào)衰減。例如,信號(hào)在發(fā)送端可能有500mV信號(hào)幅度,但用于傳送該信號(hào)的電子系統(tǒng)就像一個(gè)低通濾波器。當(dāng)信號(hào)傳輸速度提高時(shí),到達(dá)接收器的總能量將比發(fā)送時(shí)的能量降低很多,這樣最初的500mV可能變成200mV。
在高性能SERDES應(yīng)用中,常用來(lái)解決高頻衰減問(wèn)題的通道均衡技術(shù)可能不適合DRAM系統(tǒng),因?yàn)檫@種系統(tǒng)的I/O電路必須針對(duì)延時(shí)、功率和成本進(jìn)行優(yōu)化。
串?dāng)_是引起信號(hào)劣化的另一個(gè)主要原因,它與兩個(gè)相鄰信號(hào)走線間的容性、感性或電導(dǎo)性耦合有關(guān)。事實(shí)上,串?dāng)_是單端信號(hào)系統(tǒng)(如DDR3或更高速的GDDR3)中限制速度的主要原因。由于XDR DRAM使用差分信號(hào)(與高性能SERDES系統(tǒng)非常相似),因此與DDR3 DRAM相比,它們對(duì)串?dāng)_的免疫能力強(qiáng)幾個(gè)數(shù)量級(jí)。
因此,單端信號(hào)系統(tǒng)必須采取板級(jí)信號(hào)隔離技術(shù)來(lái)解決串?dāng)_問(wèn)題。隨著數(shù)據(jù)速率的提高,設(shè)計(jì)工程師必須增加電氣通道的間距才能避免串?dāng)_效應(yīng)。換句話說(shuō),設(shè)計(jì)工程師必須在發(fā)送器和接收器之間以及控制器和DRAM之間開(kāi)發(fā)一個(gè)更昂貴的傳輸線系統(tǒng),才能滿足數(shù)Gbps數(shù)據(jù)速率的單端信號(hào)系統(tǒng)的要求。
差分信令在存儲(chǔ)器-控制器封裝成本方面也具有成本優(yōu)勢(shì)。例如,帶200個(gè)存儲(chǔ)器I/O的存儲(chǔ)-控制器ASIC封裝采用金線綁定封裝技術(shù)比倒裝技術(shù)更便宜。這種成本優(yōu)勢(shì)在DTV等成本敏感消費(fèi)設(shè)備中具有重要意義。但是,由于串?dāng)_和電源噪聲問(wèn)題,數(shù)Gbps的單端信號(hào)系統(tǒng)很難在綁定封裝中以數(shù) Gbps的接口速率全速工作,通常它需要一個(gè)更昂貴的倒裝封裝存儲(chǔ)控制器。此外,非常寬的單端信號(hào)總線容易產(chǎn)生電磁干擾(EMI),因此采用單端信號(hào)的消費(fèi)類(lèi)電子設(shè)備要想達(dá)到相同的EMI屏蔽等級(jí),要比差分信號(hào)設(shè)備付出更高代價(jià)。
除了考慮傳輸線不連續(xù)性引起的物理效應(yīng)以及差分信號(hào)的優(yōu)勢(shì)外,存儲(chǔ)器系統(tǒng)設(shè)計(jì)還要考慮其它數(shù)Gbps接口設(shè)計(jì)問(wèn)題,包括走線長(zhǎng)度匹配、偏移管理和高速時(shí)鐘分配。
走線長(zhǎng)度匹配、偏移和高速時(shí)鐘分配
走線長(zhǎng)度匹配在低速接口設(shè)計(jì)中可以輕易忽略掉,但對(duì)數(shù)Gbps接口來(lái)說(shuō),走線長(zhǎng)度不能忽略。一個(gè)信號(hào)在典型主板上傳輸一英寸距離需要大約 100ps。例如信號(hào)沿著典型的存儲(chǔ)器通道傳輸?shù)臅r(shí)間可能需要500ps。在數(shù)Gbps系統(tǒng)中,500ps與整個(gè)數(shù)據(jù)眼圖的寬度一樣大。
當(dāng)電氣互連的信號(hào)傳輸時(shí)間與數(shù)據(jù)眼圖寬度相當(dāng),且只有一個(gè)芯片到芯片信號(hào)時(shí),不會(huì)出現(xiàn)其它新問(wèn)題。但如果是總線信號(hào),比如16、32或64條走線,并且所有信號(hào)都工作在數(shù)Gbps數(shù)據(jù)速率時(shí),則是另外一回事。
就高速時(shí)鐘分配而言,存儲(chǔ)器系統(tǒng)與采用先進(jìn)的時(shí)鐘/數(shù)據(jù)恢復(fù)(CDR)技術(shù)的SERDES或電信設(shè)計(jì)存在本質(zhì)區(qū)別。在存儲(chǔ)器系統(tǒng)中,傳輸通??梢员徽J(rèn)為是“源同步”的。比如,存儲(chǔ)控制器都有一個(gè)到DRAM的數(shù)據(jù)接口和到DRAM的時(shí)鐘參考接口(通常是命令總線的一部分),因此DRAM的時(shí)鐘信號(hào)與存儲(chǔ)控制器用來(lái)同步其數(shù)據(jù)傳輸?shù)臅r(shí)鐘有直接關(guān)系。
對(duì)于源同步傳輸方式,主要的時(shí)鐘問(wèn)題是相位而不是頻率。不像SERDES或數(shù)據(jù)通信應(yīng)用中通道兩側(cè)的時(shí)鐘參考源都有頻率偏移,存儲(chǔ)器系統(tǒng)中的發(fā)送器和接收器共享唯一的頻率參考源,僅有相位不同。這樣的系統(tǒng)一般被稱為meso-synchrONous或者mesochronous。雖然它們共享一個(gè)頻率參考,但發(fā)送器和接收器電路必須以某種方式補(bǔ)償隨機(jī)相位偏移。
在XDR DRAM系統(tǒng)中,存儲(chǔ)控制器中的FlexPhase電路可以解決走線長(zhǎng)度匹配和均步時(shí)鐘問(wèn)題。當(dāng)數(shù)據(jù)發(fā)送到DRAM時(shí)(寫(xiě)操作),該電路可以智能地預(yù)測(cè)偏移數(shù)據(jù);在從DRAM接收數(shù)據(jù)時(shí)(讀操作),該電路可以對(duì)數(shù)據(jù)進(jìn)行去偏移。此外,還采用先進(jìn)的校準(zhǔn)技術(shù)來(lái)自動(dòng)優(yōu)化去偏移和預(yù)偏移值。
在DDR3存儲(chǔ)器系統(tǒng)中,數(shù)據(jù)接口使用選通組(DDR特有的信號(hào)組)處理走線長(zhǎng)度匹配和時(shí)鐘問(wèn)題。數(shù)據(jù)選通或DQS被定義為時(shí)序參考信號(hào),伴隨數(shù)據(jù)從DRAM發(fā)送到控制器(讀操作)或從控制器發(fā)送到DRAM(寫(xiě)操作)。
低通濾波器相關(guān)文章:低通濾波器原理
存儲(chǔ)器相關(guān)文章:存儲(chǔ)器原理
評(píng)論