ASIC和SoC設計中嵌入式存儲器的優(yōu)化

　　在傳統(tǒng)的大規(guī)模ASIC和SoC設計中，芯片的物理空間大致可分為用于新的定制邏輯、用于可復用邏輯(第三方IP或傳統(tǒng)的內(nèi)部IP)和用于嵌入式存儲三部分。

　　當各廠商為芯片產(chǎn)品的市場差異化(用于802.11n的無線DSP+RF、藍牙和其他新興無線標準)而繼續(xù)開發(fā)各自獨有的自定義模塊，第三方IP(USB核、以太網(wǎng)核以及CPU/微控制器核)占用的芯片空間幾乎一成未變時，嵌入式存儲器所占比例卻顯著上升(參見圖1)。

　　圖1：當前的ASIC和SoC設計中，嵌入式存儲器在總可用芯片空間中所占比例逐漸升高。

　　Semico Research 2013年發(fā)布的數(shù)據(jù)顯示，大多數(shù)SoC和ASIC設計中，各式嵌入式存儲器占用的芯片空間已超過50%.此外，許多大規(guī)模SoC嵌入式存儲器的使用目的和主要性能也各不相同，如圖2所示。

　　圖2：多核SoC的各種嵌入式存儲器IP.

　　由于可以根據(jù)設計目的，通過采用正確的SoC存儲器類型來優(yōu)化設計，因此，對于設計師來說，利用各種存儲器IP具有非常重要的意義。設計師可通過恰當分配各種存儲器IP所占比例，實現(xiàn)速度、功耗、空間(密度)以及非易失性等各種性能參數(shù)的優(yōu)化。

　　嵌入式存儲器的主要設計標準

　　各種應用設計中，最佳存儲器IP的確定主要基于以下5個驅(qū)動因素，如圖3所示：

　　1功率

　　2速度

　　3可靠性/良率

　　4密度

　　5成本

　　圖3：確定存儲器IP的主要因素。

　　通過對上述各性能決定要素進行權衡，可得到最優(yōu)解決方案。許多情況下，存儲器編譯器可根據(jù)輸入存儲器設計生成流程中的各種驅(qū)動因素，自動生成性能經(jīng)過優(yōu)化的特定存儲器IP.同樣重要的是，存儲器IP的支持性結(jié)構應適用可靠的驗證方法，且生成的IP良率最高。最后，為實現(xiàn)產(chǎn)量與質(zhì)量的最優(yōu)化，存儲器編譯器還應直接生成GDSII，無需人工干預或調(diào)整。其他要素還包括良好的設計余量控制、對自動測試圖形向量生成和內(nèi)建自測試(BIST)的支持。此外，最好具備通過BIST的單步執(zhí)行進行硅片調(diào)試的功能。

　　功率

　　強大的編譯器加之先進的電路設計，可極大地降低動態(tài)功耗(CV2f)，并可通過利用多芯片組、先進的計時方法、偏置方法、晶體管Leff特征控制以及多重供應電壓(VT)優(yōu)化等技術最大限度地降低泄露功率。設計師可綜合運用這些存儲器技術，通過電壓和頻率的調(diào)整以及多電源域的利用，得到最理想的結(jié)果。

　　速度

　　為獲得一流的存儲器性能，先進設計技術的充分利用至關重要。設計師可利用存儲器編譯器對速度(比如存取時間或循環(huán)時間)、空間、動態(tài)功耗以及靜態(tài)功耗(泄露功率)等因素進行權衡，得到所需要的最優(yōu)組合。在通過多種VT技術、多芯片組以及多種存儲單元等的綜合選用，改進存儲器塊的同時，輔以節(jié)能設計技術，同樣可以獲得較高速度。

　　可靠性與良率

　　晶體管體積和能耗的大幅下降，雖然使噪聲容限明顯減小，但也對極深亞微米芯片的可靠性帶來了影響。因此，為提高良率，改善運行的可靠性，需采用ECC和冗余技術。

　　由于現(xiàn)在SoC的位元數(shù)已十分龐大，因此，嵌入式存儲器便成為了決定SoC良率的最重要因素。在提高存儲器良率方面，由于可減少批量生產(chǎn)時間，控制測試與修復成本，因此專有測試與修復資源具有重要作用。采用一次可編程存儲技術制造的存儲器IP，在芯片制造完成后，發(fā)生存儲信息失效時，其內(nèi)置自修復功能便可對存儲器陣列進行修復。理想情況下，為在生產(chǎn)測試過程中，快速進行修復編程，存儲器編譯器的修復功能需與硅片測試工具緊密集成。

　　對于設計師來說極其重要的是，可根據(jù)需要選擇由晶圓代工企業(yè)制造位單元，或者進行自我設計。需進行定制設計時，與理解定制設計且可為各流程節(jié)點提供硅片數(shù)據(jù)的嵌入式存儲器供應商進行合作，具有極大的幫助作用。有了先進的設計技術，即使不需要額外的掩膜和流程修正，亦可最大限度地提高良率和可靠性。