基于FPGA的軟件無線電平臺(tái)設(shè)計(jì)

　　軟件無線電的出現(xiàn)，是無線電通信從模擬到數(shù)字、從固定到移動(dòng)后，由硬件到軟件的第三次變革。簡單地說，軟件無線電就是一種基于通用硬件平臺(tái)，并通 過軟件可提供多種服務(wù)的、適應(yīng)多種標(biāo)準(zhǔn)的、多頻帶多模式的、可重構(gòu)可編程的無線電系統(tǒng)。軟件無線電的關(guān)鍵思想是，將AD(DA)盡可能靠近天線和用軟件來 完成盡可能多的無線電功能。

　　蜂窩移動(dòng)通信系統(tǒng)已經(jīng)發(fā)展到第三代，3G系統(tǒng)進(jìn)入商業(yè)運(yùn)行一方面需要解決不同標(biāo)準(zhǔn)的系統(tǒng)間的兼容性;另一方 面要求系統(tǒng)具有高度的靈活性和擴(kuò)展升級(jí)能力，軟件無線電技術(shù)無疑是最好的解決方案。用ASIC(Application Specific Intergrated CIRcuits)和DSP(Digital Singnal Processor)芯片搭建軟件無線電平臺(tái)是目前系統(tǒng)設(shè)計(jì)的主要方法，這種方法有兩個(gè)突出缺點(diǎn)：一是系統(tǒng)速度跟不上高速動(dòng)態(tài)實(shí)時(shí)數(shù)字信號(hào)處理， 二是系統(tǒng)體積大功耗高。這兩個(gè)突出缺點(diǎn)制約了軟件無線電在高速實(shí)時(shí)通信領(lǐng)域的應(yīng)用前景。本文運(yùn)用目前基于FPGA(Field Programmable Gate Array)的SoPC (System on Programmable Chip)技術(shù)構(gòu)建軟件無線電平臺(tái)。大大提高了數(shù)字信號(hào)處理的能力和速度，并且降低了系統(tǒng)功耗，縮小了系統(tǒng)體積，為更高層次的3G無線通信要求提供了解決方案。

　　1 無線通信系統(tǒng)設(shè)計(jì)

　　1.1 系統(tǒng)設(shè)計(jì)

　　軟件無線電使得無線電具有更多的個(gè)性化特點(diǎn)，它以軟件方式定義多個(gè)頻段及多種調(diào)制波形接口。軟件無線電系統(tǒng)包括信號(hào)發(fā)射和接收兩部分，本文重點(diǎn)以接收流 程進(jìn)行論述。軟件無線電的RF(Radio Frequency)部分是一個(gè)多波束天線陣，可同時(shí)接收多個(gè)頻段、多個(gè)方向的射頻信號(hào)，并將射頻轉(zhuǎn)換為中頻信號(hào)。如圖1所示，系統(tǒng)中包括Virtex- 4 FX系列FPGA，模擬信號(hào)輸入端口，同步觸發(fā)端口，外接時(shí)鐘源，F(xiàn)lash(加載FPGA配置程序)，CPLD，SDRAM，PCI接口，LED信號(hào)燈等部分。

　　提取用戶窄帶信號(hào)進(jìn)行抽取由專用ADC芯片完成，數(shù)字下變頻部分由FPGA中的IP(Intellectual Property)模塊完成。用專用芯片進(jìn)行模數(shù)轉(zhuǎn)換可以提高系統(tǒng)的穩(wěn)定性和可靠性;用IP模塊完成數(shù)字下變頻功能可以降低功耗，提高速率。

　　數(shù)字下變頻后進(jìn)行解調(diào)，經(jīng)過解調(diào)后的信號(hào)為一個(gè)比特流序列，比特流處理部分需要完成信息的加密解密、編碼譯碼等。如圖1所示，這部分功能可以用 Verilog-HDL語言編寫DSP處理模塊完成，也可以用Matlab的FDATool進(jìn)行設(shè)計(jì)后自動(dòng)生成Verilog-HDL源代碼和 PowerPC指令程序;本文采用Verilog-HDL直接編寫DSP模塊的辦法，這樣可以對(duì)硬件處理流程進(jìn)行更好的掌控，并且獲得更高的信號(hào)處理性 能。由于將DSP模塊嵌入FPGA中，通過增加或減少DSP邏輯電路可以使得設(shè)計(jì)更加靈活，例如可以將2FSK調(diào)制解調(diào)，F(xiàn)IR濾波和FFT分別封裝成為 單元模塊，編寫地址驅(qū)動(dòng)后PowerPC程序執(zhí)行時(shí)可直接進(jìn)行調(diào)用，相比DSP專用處理器僅調(diào)用乘法器和移位寄存器的方法可以節(jié)省上百個(gè)指令周期，大大提 高了實(shí)時(shí)信號(hào)處理的能力，具有在高端領(lǐng)域廣闊的應(yīng)用前景。

　　比特流序列處理完成后，可將數(shù)據(jù)傳入主機(jī)磁盤陣列經(jīng)行儲(chǔ)存，PowerPC通過PCI橋控制本系統(tǒng)和主機(jī)的數(shù)據(jù)傳輸，以滿足未來數(shù)據(jù)回放和可視化界面要求。

　　1.2 ADC模數(shù)轉(zhuǎn)換

　　軟件無線電要求ADC，DAC盡可能的靠近天線，這需要很高的ADC的采樣率，采樣精度，動(dòng)態(tài)范圍等特征。AD9042是一款高性能高速ADC芯片，采 用的是兩級(jí)子區(qū)式轉(zhuǎn)換結(jié)構(gòu)，這種設(shè)計(jì)既保證了所需的轉(zhuǎn)換精度和轉(zhuǎn)換速度，又降低了功耗，同時(shí)也減小了芯片尺寸，AD9042系統(tǒng)原理如圖2所示。 AD9042可以保證的最小采樣率可達(dá)41MHZ, 12bit精度，80dB無寄生動(dòng)態(tài)范圍。

　　1.3 DDS直接頻率合成

　　由于數(shù)字信號(hào)處理的處理速度有限，往往難以對(duì)A/D采樣得到的高速率數(shù)字信號(hào)直接進(jìn)行各種類別的實(shí)時(shí)處理。為了解決這一矛盾，需要采用數(shù)字下變頻技術(shù)， 將采樣得到的高速率信號(hào)變成低速率基帶信號(hào)，以便進(jìn)行下一步的信號(hào)處理。數(shù)字下變頻技術(shù)在軟件無線電和各類數(shù)字化接收機(jī)中得到了廣泛應(yīng)用。寬帶數(shù)字下變頻 器基于外差接收機(jī)的原理，包括數(shù)字混頻、低通濾波、抽取三個(gè)環(huán)節(jié)。抽取后得到和信號(hào)帶寬匹配的基帶抽樣信號(hào)，實(shí)現(xiàn)從寬頻帶中提取窄帶信號(hào)的目的。 Xilinx提供的專用DDS(Direct DIGItal Synthesizer) IP模塊用以實(shí)現(xiàn)數(shù)字下變頻功能。

　　1.4 CPU控制單元

　　Virtex-4 FX系列FPGA集成了運(yùn)行速度高達(dá)450 MHz的雙32位嵌入式PowerPC，每個(gè)處理器可提供超過700 DhrySTone MIPS的性能，是普通FPGA中處理器性能的三倍。兩個(gè)完全集成的UNH認(rèn)證的10/100/1000 Ethernet MAC進(jìn)一步提升了Virtex-4 FX處理平臺(tái)的性能，從而提高了FPGA資源的可用性。本系統(tǒng)以PowerPC作為該系統(tǒng)的指令處理和控制單元，可以避免純硬件設(shè)計(jì)復(fù)雜，通用性差和不容 易協(xié)調(diào)控制的缺點(diǎn)。PowerPC是本系統(tǒng)SoPC架構(gòu)的核心組成部分，擔(dān)負(fù)算法實(shí)現(xiàn)和中央控制兩部分任務(wù)。Virtex-4 FX內(nèi)部有大量乘法器可供調(diào)用，能夠充分滿足各種數(shù)字信號(hào)處理要求;

　　PowerPC與前文提到用Verilog-HDL 設(shè)計(jì)的DSP模塊連接，使整個(gè)系統(tǒng)具有實(shí)時(shí)動(dòng)態(tài)信號(hào)的處理能力。PowerPC作為控制器的狀態(tài)流程如圖3所示。

　　2 FSK設(shè)計(jì)實(shí)例及仿真結(jié)果

　　在現(xiàn)代通信中，調(diào)制器的載波信號(hào)幾乎都是正弦信號(hào)，數(shù)字基帶信號(hào)通過調(diào)制器改變正弦載波頻率，產(chǎn)生移頻鍵控(FSK)信號(hào)。FSK時(shí)域表達(dá)式為

　　用本系統(tǒng)實(shí)現(xiàn)FSK調(diào)制結(jié)構(gòu)框圖如圖4所示，用Verilog-HDL語言編寫實(shí)現(xiàn)的FSK調(diào)制模塊，相對(duì)于傳統(tǒng)軟件無線電的實(shí)現(xiàn)方式，省去了讀取指令周期的時(shí)間，總運(yùn)算時(shí)間縮短了一半。FSK調(diào)制的ModelSim波形仿真結(jié)果如圖5所示。

　　3 結(jié)論

　　改進(jìn)的基于FPGA的嵌入式軟件無 線電系統(tǒng)，可更好地滿足通信、雷達(dá)、數(shù)字電視等高科技領(lǐng)域?qū)π盘?hào)處理實(shí)時(shí)性的要求。運(yùn)用軟件無線電和SoPC技術(shù)，極大的提高了系統(tǒng)動(dòng)態(tài)實(shí)時(shí)信號(hào)的處理能 力。在節(jié)約資源方面，以節(jié)省芯片數(shù)量計(jì)算，該系統(tǒng)相對(duì)于目前常規(guī)系統(tǒng)，節(jié)省功耗和體積可達(dá)30%以上。40MHZ時(shí)鐘頻率, 12bit精度，80dB無寄生動(dòng)態(tài)范圍，該系統(tǒng)可以應(yīng)用于Cellular / PCS基站，多通道多模式接收機(jī)，GPS抗干擾接收機(jī)，相控陣接收機(jī)，頻譜分析，3G無線通信等領(lǐng)域。