基于FPGA的LCD顯示遠(yuǎn)程更新的設(shè)計(jì)方案及原理圖

　　Nexys3基本系統(tǒng)生成器(BSB)支持包自動(dòng)生成一個(gè)測(cè)試應(yīng)用程序的以太網(wǎng)MAC。ISE的設(shè)計(jì)可以使用IP內(nèi)核發(fā)生器用向?qū)?lái)創(chuàng)建一個(gè)以太網(wǎng)MAC控制器IP核。如果COL此信號(hào)置位時(shí)表示碰撞條件的檢測(cè)MLL模式。在MLL模式中：

　　1.傳輸數(shù)據(jù)時(shí)的控制信號(hào)為TXCLK,當(dāng)TXCLK為上升沿時(shí)控制器同步傳輸數(shù)據(jù)，TXEN為高電平時(shí)表明此時(shí)控制器傳輸?shù)臄?shù)據(jù)是有效的，若TXER為高電平時(shí)，說(shuō)明傳輸檢測(cè)到錯(cuò)誤。

　　2.接受數(shù)據(jù)時(shí)，在RXCLK為上升沿時(shí)RXD[3:0]開(kāi)始接受數(shù)據(jù)?？刂菩盘?hào)RXCLK為上升沿接收數(shù)據(jù)時(shí)，接受信號(hào)RXDV為高電平。如果RXER為高電平時(shí)說(shuō)接受檢測(cè)到錯(cuò)誤。

　　MDIO信號(hào)是表明串行管理接口的數(shù)據(jù)輸入/輸出，MDC是串行管理接口的時(shí)鐘信號(hào)

　　(3) LCD模塊的結(jié)構(gòu)圖

　　圖5 LCD模塊結(jié)構(gòu)圖

　　為盡可能減少針腳數(shù)從而達(dá)到管腳復(fù)用的目的，FPGA通過(guò)四位數(shù)據(jù)線接口控制LCD，由于在初始化之后，所有的數(shù)據(jù)和命令都以8位傳送，故每8位命令被分成2個(gè)四位即高4位和低4位，先傳高4位，后傳低4位，其間間隔只是1us。數(shù)據(jù)線上的四個(gè)390Ω電阻是用來(lái)防止管腳超載起到保護(hù)的作用。下圖是LCD的初始化流程圖

　　圖4 LCD初始化流程圖

　　(5)按鍵模塊

　　圖6 按鍵模塊圖

　　系統(tǒng)完成初始化后，Spartan-6 FPGA的C4,D9,A8,C9管腳都是低電平，當(dāng)有一個(gè)按鍵按下時(shí)，對(duì)應(yīng)的管腳會(huì)變成3.3V高電平，按鍵掃描程序檢測(cè)出高電平后跳轉(zhuǎn)到相應(yīng)的中斷地址，執(zhí)行中斷程序。

　　(6)存儲(chǔ)器模塊

　　圖7 存儲(chǔ)器模塊

　　本設(shè)計(jì)使用Nexys3 SPARTAN6開(kāi)發(fā)板上的存儲(chǔ)資源Cellular RAM 作為存儲(chǔ)器，采用同步模式進(jìn)行傳輸，時(shí)鐘信號(hào)CLK低電平時(shí)有效。 在讀模式時(shí)，寫使能引腳WE為高電平，ADV,CRE,CE,OE,LB,UB為低電平，地址信號(hào)從ADDR[25:0]輸入，保存的數(shù)據(jù)從DQ[15:0]輸出;在寫模式時(shí)，WE,ADV,CRE,CE,LB,UB為低電平狀態(tài)，OE可以為任何狀態(tài)。地址信號(hào)從ADDR[25:0]輸入，需要存儲(chǔ)的數(shù)據(jù)從DQ[15:0]端輸入。