基于FPGA的LCD大屏幕拼接系統(tǒng)的設(shè)計

　　項目概述

　　隨著各種圖形、圖像內(nèi)容質(zhì)量的不斷提升以及系統(tǒng)運行實時顯示的需要，金融、通信、交通、能源、安全、軍事等越來越多的行業(yè)需要建立能夠?qū)崟r整合多路信號輸入的超大屏幕顯示系統(tǒng)。而數(shù)字技術(shù)的飛速發(fā)展，也使人們對大尺寸、多畫面、真色彩、高畫質(zhì)、高分辨率的計算機(jī)圖形、圖文、數(shù)據(jù)與各類視頻圖像顯示效果的需求得以滿足。其中，以視頻信息的要求最為強(qiáng)烈，人們不僅希望視頻顯示尺寸的越來越大，而且視頻顯示質(zhì)量也要求能達(dá)到多畫面、真色彩、高畫質(zhì)、高分辨率。

　　在大屏幕拼接系統(tǒng)中，拼接控制器的優(yōu)劣直接決定著整個大屏幕顯示系統(tǒng)效果的好與壞，目前，拼接控制器的實現(xiàn)方法共三種：第一代PCI插卡式的工作原理是通過工控機(jī)，利用多路PCI計算機(jī)主板，一部分PCI插槽插入視頻采集卡，另外一部分PCI插槽插入視頻輸出卡，輸入和輸出中間由CPU來構(gòu)建一個運算和處理中心，這時就組建成了一臺工控式控制器。他的圖形處理原理是通過CPU運算后將母信號分割成M*N個子視頻信號后，再把每一個子信號都進(jìn)行放大處理分別傳送給拼接幕墻上的各個對應(yīng)單元，顯示單元將處理器傳送來的信號實現(xiàn)在大屏幕的每個顯示單元上，而分辨率和處理速度由計算機(jī)CPU及對應(yīng)的PCI卡決定，故性能有限。第二代嵌入式拼接器也稱“內(nèi)拼式拼接器”他是基于液晶屏信號驅(qū)動板上增加的運算分割技術(shù)，其工作原理先將一個完整的母畫面?zhèn)魉椭列盘栠\算處理器，運算處理器以ID地址編碼器的方式開始鎖定各自在母畫面中的位置，以二進(jìn)制BCD碼順序排列開始運算切割成多個子畫面，處理器將各自運算好的數(shù)據(jù)直接輸送給液晶驅(qū)動板，驅(qū)動板將色彩、亮度、對比度等參數(shù)調(diào)校后以LVDS方式傳送至LCDIC成像器形成圖像，內(nèi)拼式拼接器只是單元內(nèi)部顯示像素的處理，結(jié)果是合成顯示圖像，不能解決信號高分辨率拼接和任意位置任意大小多窗口信號處理。第三代拼接系統(tǒng)中控制器采用純硬件處理器FPGA陣列式處理構(gòu)架，全硬件設(shè)計，無CPU和操作系統(tǒng)?？刂破骷瑢拵б曨l信號采集、實時高分辨率數(shù)字圖像處理、二維高階數(shù)字濾波等高端圖像處理技術(shù)于一身，具有強(qiáng)大的處理能力。控制器采用多總線并行處理機(jī)制，能從根本上保證對所有輸入視頻進(jìn)行全實時處理，圖像沒有延遲，無丟楨現(xiàn)象，由于從結(jié)構(gòu)上就超出了前兩代的機(jī)器的設(shè)計理念，采用純硬件的處理器運算技術(shù)，所以啟動時間快，工作非常穩(wěn)定。

　　數(shù)字化系統(tǒng)產(chǎn)品中，直接采用超大規(guī)模、超高速的現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)，基于其高集成度、高速、可編程等優(yōu)點，來實現(xiàn)硬件單片集成，已成為必然趨勢。FPGA豐富的內(nèi)部資源及高速為實時視頻處理提供解決途徑。

　　因此，本項目設(shè)計基于FPGA的數(shù)字視頻處理算法， 實現(xiàn)對DVI視頻信號進(jìn)行解碼，實時對數(shù)字視頻的分割、 視頻圖像的插值放大，并同時將處理結(jié)果經(jīng)DVI編碼送到LCD顯示，完成大屏幕拼接系統(tǒng)的設(shè)計。

　　一、1、系統(tǒng)概述

　　1.1系統(tǒng)結(jié)構(gòu)

　　整個LCD屏幕顯示拼接系統(tǒng)包含DVI解碼模塊、視頻分割模塊、SRAM、視頻延展式線性插值放大模塊、視頻輸出控制模塊、DVI編碼模塊等。FPGA 內(nèi)部邏輯實現(xiàn)將輸入數(shù)字視頻分成四路并行的子視頻像素流，經(jīng)各自獨立的視頻處理通道進(jìn)行實時插值放大處理。經(jīng)過視頻編碼電路輸出到由 4個LCD顯示屏組成的拼接屏幕上進(jìn)行視頻顯示。 應(yīng)用系統(tǒng)硬件平臺的系統(tǒng)結(jié)構(gòu)設(shè)計方案， 如圖1所示。

　　圖1 LCD屏幕拼接系統(tǒng)結(jié)構(gòu)圖

　　1.2系統(tǒng)原理

　　LCD屏幕拼接顯示系統(tǒng)的工作原理， 系統(tǒng)接收一路DVI數(shù)字視頻信號， 進(jìn)行處理前需要先對最小變換差分信號(T.M.D.S.)形式的視頻信號進(jìn)行解碼(decode)處理， 得到 FPGA 可以處理的像素流信息，經(jīng)過視頻分割，分割后的子視頻與產(chǎn)生的參考視頻流復(fù)合，使各個子視頻的行場同步控制信號一致，各個子視頻經(jīng)過延展式線性插值放大處理， 得到最小變換差分信號的數(shù)字視頻信號， 經(jīng) DVI接口輸出到拼接 LCD 顯示器進(jìn)行顯示。

　　2、算法實現(xiàn)的功能

　　算法的主要功能如下： FPGA數(shù)字視頻處理電路是對視頻數(shù)據(jù)進(jìn)行數(shù)字處理的邏輯， 實現(xiàn)實時視頻的預(yù)處理、 圖像的分割、 視頻圖像插值放大等處理， 并通過視頻輸出模塊控制四路并行的子視頻同步地顯示到 4個 LCD 拼接屏幕上。 具有以下主要功能：

　　(1)通過內(nèi)部邏輯的視頻輸入模塊(VGA Input)接收從DVI解碼電路送出的視頻圖像數(shù)據(jù)， 包括像素數(shù)據(jù)(R、 G、 B分量)和視頻同步控制信號(HSYNC、 VSYNC)等， 轉(zhuǎn)換成預(yù)處理的視頻像素流格式。

　　(2)視頻分割模塊實現(xiàn)原始單幀視頻圖像的分割剪裁， 得到四路完整格式的子視頻像素流 (包含視頻像素數(shù)據(jù)和視頻同步控制數(shù)據(jù))， 并控制4個子視頻顯示的相互時序關(guān)系; 各個拼接屏幕的像素點的掃描規(guī)律相同， 均為逐行掃描形式， 并且子視頻像素點顯示同步， 即行同步和場同步。

　　(3)視頻插值模塊實現(xiàn)對視頻分割所得的子視頻進(jìn)行2×2倍地插值放大處理， 該模塊采用并行處理方式， 四路子視頻分別經(jīng)過各自獨立的視頻處理通道;插值放大算法是基于在FPGA進(jìn)行延展式線性(extended linear interpolation)待插值像素點的數(shù)據(jù)計算， 配合視頻生成模塊(VGASyncGen)產(chǎn)生的參考視頻流， 并通過共享的行緩沖存儲器實現(xiàn)插值像素數(shù)據(jù)的分時讀寫切換來實現(xiàn)的。所得到視頻像素流包含完整視頻像素流格式，并且符合較高分辨率的視頻顯示要求。

　　(4)視頻輸出模塊，完成放大處理后的各個視頻像素流輸出到DVI 編碼輸出電路。保證各個顯示屏幕得到的視頻信號符合VESA 規(guī)定的標(biāo)準(zhǔn)時序要求。