基于FPGA的數(shù)字日歷設(shè)計(jì)

　　年月日模塊計(jì)數(shù)設(shè)定為2000年～2999年，從圖4中可以看出2008年2月，計(jì)數(shù)到29天;從圖5得到2005年2月計(jì)數(shù)到28天;從圖6看出2004年12月計(jì)數(shù)到31天，設(shè)計(jì)正確。

　　3.4定時(shí)模塊

　　定時(shí)模塊通過(guò)按鍵K4來(lái)切換調(diào)節(jié)定時(shí)的分鐘和小時(shí)，調(diào)整功能由調(diào)時(shí)模塊的按鍵K3來(lái)完成，每按兩下K3對(duì)應(yīng)的顯示加1.

　　3.5調(diào)時(shí)模塊

　　調(diào)時(shí)模塊設(shè)計(jì)思想是：通過(guò)把整個(gè)設(shè)計(jì)中的上一個(gè)模塊(比如：分的上一個(gè)模塊是秒;年的上一個(gè)模塊是月，等等)的進(jìn)位輸出接到本模塊的輸入in，out接到下一個(gè)模塊的時(shí)鐘輸入。正常狀態(tài)下sout=fin，fout=hin，hout=din，dout=min，mout=yin，win=hout;當(dāng)每按下兩次K2鍵，產(chǎn)生一個(gè)上升沿分別對(duì)fin，hin，win，din，min，yin，dingshi調(diào)節(jié)，調(diào)節(jié)信號(hào)由K3給出。其中定義一個(gè)信號(hào)w，計(jì)數(shù)到7返0，對(duì)應(yīng)正常狀態(tài)，fin，hin，win，din，min，yin，dingshi 7個(gè)狀態(tài)。

　　當(dāng)K2每來(lái)一個(gè)上升沿時(shí)，分別對(duì)分，時(shí)，星期，天，月，年以及定時(shí)調(diào)整，調(diào)整信號(hào)由K3給出，經(jīng)仿真調(diào)時(shí)模塊結(jié)果與系統(tǒng)設(shè)計(jì)要求符合。

　　3.6控制模塊

　　控制模塊通過(guò)K1按鍵進(jìn)行切換顯示調(diào)整，起初顯示年月日，按下2次K1顯示時(shí)間，再按下2次顯示定時(shí)時(shí)間。

　　若仿真參數(shù)設(shè)置數(shù)值為：2013年05月15日，星期三，15：28(33 s)，定時(shí)為07：19.仿真后結(jié)果如圖7所示。

　　從圖7可以看出，通過(guò)K1按鍵控制顯示，開(kāi)始顯示年月日：20130515，當(dāng)按下K1兩下，顯示星期+時(shí)間：03152833;再按兩下顯示定時(shí)時(shí)間：00000719.仿真結(jié)果與預(yù)期設(shè)計(jì)一致，設(shè)計(jì)正確。

　　圖7仿真結(jié)果

　　3.7鬧鐘模塊

　　鬧鐘模塊設(shè)計(jì)為當(dāng)定時(shí)時(shí)間到或者整點(diǎn)時(shí)鬧鈴響，分別有ZHENG，NAO兩個(gè)控制端子控制，低電平有效。經(jīng)驗(yàn)證，定時(shí)和整點(diǎn)報(bào)時(shí)仿真結(jié)果均符合設(shè)計(jì)要求。

　　3.8頂層模塊

　　將各個(gè)子模塊設(shè)計(jì)好之后，并創(chuàng)建各自文件的圖元，以供原理圖設(shè)計(jì)文件中調(diào)用。然后在原理圖編輯窗口創(chuàng)建頂層原理圖文件shuzirili.bdf，即將各圖元的引線端子按照邏輯關(guān)系連接起來(lái)，得到如圖8所示的完整原理圖，也即頂層模塊。

　　對(duì)頂層文件分別進(jìn)行時(shí)間、日期、鬧鈴功能的波形仿真，得到的仿真結(jié)果和預(yù)想設(shè)計(jì)一致，表明設(shè)計(jì)正確。

　　圖8頂層原理圖