FIR濾波器設(shè)計方案匯總，包括FPGA、DSP、MATLAB等架構(gòu)

　　FIR濾波器，有限長單位沖激響應(yīng)濾波器，又稱為非遞歸型濾波器，是數(shù)字信號處理系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴(yán)格的線性相頻特性，同時其單位抽樣響應(yīng)是有限長的，因而濾波器是穩(wěn)定的系統(tǒng)。因此，F(xiàn)IR濾波器在通信、圖像處理、模式識別等領(lǐng)域都有著廣泛的應(yīng)用。本文著重介紹基于不同結(jié)構(gòu)的FIR濾波器的設(shè)計方案，供大家參考。

　　基于FPGA 的FIR 數(shù)字濾波器設(shè)計方案

　　基于FPGA分布式算法的低通FIR濾波器的設(shè)計與實現(xiàn)

　　二維FIR濾波器的FPGA實現(xiàn)

　　基于XC2V1000型FPGA的FIR抽取濾波器的設(shè)計

　　基于FPGA的FIR數(shù)字濾波器設(shè)計與仿真

　　基于FPGA的FIR濾波器的誤差分析

　　FPGA既具有門陣列的高邏輯密度和高可靠性，又具有可編程邏輯器件的用戶可編程特性，可以減少系統(tǒng)設(shè)計和維護(hù)的風(fēng)險，降低產(chǎn)品成本，縮短設(shè)計周期。FIR數(shù)字濾波器在數(shù)字信號處理的過程中有很好的線性相位和穩(wěn)定性，被廣泛應(yīng)用于音頻處理、語音處理、信息系統(tǒng)等各種系統(tǒng)中。隨著現(xiàn)代電子技術(shù)及EDA技術(shù)的發(fā)展，特別是可編程邏輯電路的發(fā)展，F(xiàn)IR數(shù)字濾波器的實現(xiàn)將變得更具有靈活性和實時性。

　　基于IP核的FIR低通濾波器的設(shè)計與實現(xiàn)

　　FIR 濾波器的設(shè)計與FPGA 高速實現(xiàn)一直是信號處理領(lǐng)域研究的熱點，本文利用FIR 有限沖擊響應(yīng)濾波器IP 核，設(shè)計了截止頻率為500Hz 的FIR 低通濾波器，在Simulink 中建立了仿真模型并進(jìn)行了仿真。最終在EP2C35F672C8 型號FPGA 上得到了最高響應(yīng)頻率為151.88MHz 的高速FIR 低通濾波器。設(shè)計效率和濾波器性能得到了極大的提高。

　　基于VerilogHDL的FIR數(shù)字濾波器設(shè)計與仿真

　　利用Verilog HDL 設(shè)計數(shù)字濾波器的最大優(yōu)點就是可使設(shè)計更加靈活。比較硬件電路圖設(shè)計, Verilog HDL 語言設(shè)計的參數(shù)可以很容易在Verilog 程序中更改, 通過綜合工具的簡化和綜合即可以得到電路圖, 其效率要高出利用卡諾圖進(jìn)行人工設(shè)計許多。而且編譯過程也非常簡單高效。優(yōu)秀編碼風(fēng)格能夠在綜合過程中節(jié)省芯片使用的單元, 從而降低設(shè)計成本。

　　Matlab輔助DSP設(shè)計FIR數(shù)字濾波器

　　本文只是利用Matlab輔助DSP實現(xiàn)了一個簡單的FIR低通濾波器，并在TMS320C6713 DSK上成功運(yùn)行。還可以利用Matlab輔助DSP來實現(xiàn)比較復(fù)雜的諸如語音處理、通信、圖像處理等方面的程序開發(fā)，可以大大縮短DSP 應(yīng)用程序的開發(fā)時間，提高設(shè)計效率，這也是以后DSP設(shè)計的一個趨勢。

　　用DSP實現(xiàn)FIR數(shù)字濾波器

　　FIR濾波器具有幅度特性可隨意設(shè)計、線性相位特性可嚴(yán)格精確保證等優(yōu)點，因此在要求相位線性信道的現(xiàn)代電子系統(tǒng)，如圖像處理、數(shù)據(jù)傳輸?shù)炔ㄐ蝹鬟f系統(tǒng)中，具有很大吸引力。本文簡單介紹了其線性相位條件和設(shè)計方法，并且提供了一種用DSP實現(xiàn)的方法。

　　用頻率采樣法設(shè)計FIR濾波器

　　本文主要探討用頻率采樣法設(shè)計FIR數(shù)字濾波器的相關(guān)問題，主要包括設(shè)計原理、性能分析、線性相位條件及設(shè)計中應(yīng)注意的問題等幾個方面。

　　基于SoPC的FIR濾波器設(shè)計與實現(xiàn)

　　本文基于SoPC數(shù)字濾波器的設(shè)計與實現(xiàn)，不僅利用Matlab中的Simulink與Alterl DSP Builder工具確定FIR濾波器系數(shù)，不用編程，只需簡單的設(shè)置，而且通過VHDL層次化設(shè)計方法，同時使FPGA與單片機(jī)相結(jié)合，采用C51及VHDL語言模塊化設(shè)計思想進(jìn)行優(yōu)化編程。